低电压互补金属氧化物半导体制作的三态缓冲器

摘要

一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制作的三态缓冲器(Tri－State Buffer)，包括逻辑装置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中，当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。

主权项

1.一种低电压互补金属氧化物半导体(CMOS)制作的三态缓冲器，应用于低电压互补金属氧化物半导体制作的集成电路，该三态缓冲器接收一启用信号，并具有一输出端，当该启用信号非启用时，该输出端处于高阻抗状态，该三态缓冲器包括：一逻辑装置，接收一输入信号及该启用信号，并根据该输入信号及该启用信号产生一第一控制信号及一第二控制信号，该逻辑装置包括：一第一逻辑单元，接收该启用信号，并对该启用信号进行非(NOT)逻辑运算以产生一反相启用信号；一第二逻辑单元，接收该输入信号及该启用信号，并对该输入信号及该启用信号进行与(AND)逻辑运算以产生该第一控制信号；及一第三逻辑单元，接收该输入信号及该反相启用信号，并对该输入信号及该反相启用信号进行或非(NOR)逻辑运算以产生该第二控制信号；一偏置装置，接收该第一控制信号，根据该第一控制信号来控制一第三控制信号的信号电平，并输出该第三控制信号；以及一开关装置，接收该第二及该第三控制信号，并分别于该第二及该第三控制信号启用时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端的信号电平分别等于该第一及该第二外部电压端的电压电平；其中，当该启用信号非启用时，该第二及该第三控制信号均为非启用，使该输出端同时与该第一及该第二外部电压端浮接，并使该输出端处于高阻抗状态。