监视计时器致能电路及其方法

摘要

本发明公开了一种监视计时器致能电路及其方法，设置于微处理器内，以输出重置信号来重置微处理器，包括：控制及运算电路，连结于微处理器的监视计时器，以输出致能控制信号致能该监视计时器，使该监视计时器输出重置信号；硬件控制单元，连结于控制及运算电路，用以输入硬件致能信号至控制及运算电路，来决定致能控制信号的状态；软件控制单元，连结于控制及运算电路，以输入软件致能信号致控制及运算电路，来决定致能控制信号的状态。本发明整合硬件控制单元及软件控制单元，来增加防止微处理器因外在环境因素造成监视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。

主权项

1.一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，其特征在于包括：一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号致该控制及运算电路，来决定该致能控制信号的状态。