| 摘要 |
本发明揭示一种多模数除法器(MMD),其接收一MMD输入信号且输出一MMD输出信号SOUT。该MMD包括一模数除法器级(MDS)之链。每一MDS接收一输入信号,将该信号除以2或3,且将结果作为一输出信号输出。每一MDS响应于其自己的控制其除以2还是除以3之模数控制信号。在一实例中,一时序逻辑元件输出SOUT。该链之该等第一MDS级中之一者之低抖动模数控制信号用于将一时序逻辑元件置于一第一状态中。该链之该等中间MDS级中之一者之输出信号用于将该时序逻辑元件置于一第二状态中。功率消耗因该时序逻辑元件不在该MMD输入信号之高频率下来计时而系低。 |
