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Eine Speicherzellenanordnung weist einen ersten Speicherzellen-String mit einer Mehrzahl von seriell source-zu-drain-gekoppelten Transistoren auf, wobei mindestens einige der Transistoren Speicherzellen sind, einen zweiten Speicherzellen-String mit einer Mehrzahl von seriell source-zu-drain-gekoppelten Transistoren, wobei einige der Transistoren Speicherzellen sind, dielektrisches Material zwischen und über der Mehrzahl von Transistoren des ersten Speicherzellen-Strings und der Mehrzahl von Tran Source/Drainleitung-Graben in dem dielektrischen Material, wobei sich der Source/Drainleitung-Graben erstreckt von einem Source/Drain-Bereich eines Transistors der Mehrzahl von Transistoren des ersten Speicherzellen-Strings bis zu einem Source/Drain-Bereich eines Transistors der Mehrzahl von Transistoren des zweiten Speicherzellen-Strings, elektriitung-Graben, gekoppelt mit dem Source/Drain-Bereich des Transistors der Mehrzahl von Transistoren des ersten Speicherzellen-Strings und mit dem Source/Drain-Bereich des Transistors der Mehrzahl von Transistoren des zweiten Speicherzellen-Strings; und dielektrisches Füllmaterial in dem Source/Drainleitung-Graben zwischen dem Source/Drain-Bereich des Transistors der Mehrzahl von Transistoren des erereich des Transistors der Mehrzahl von Transistoren des zweiten Speicherzellen-Strings.
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