| 主权项 |
1.一种半导体记忆装置,系具备: 具有存取电晶体之复数个动态随机存取记忆单元, 该存取电晶体之汲极系连接于位元线、闸极分别 连接于复数个字元线的各个、源极连接于电容元 件; 复数个字元线驱动电路,系分别连接于该复数个字 元线;及 字元线电压产生器,系连接于该复数个字元线驱动 电路; 从外部供应的第1电源系供应至用来驱动该位元线 之感测放大器;该字元线电压产生器,系接收该第1 电源、以及从外部所供应的第2电源,而产生比该 第1电源电压更接近第2电源电压之既定电压分量 的电压,以作为字元线驱动电压而供应至该复数个 字元线驱动电路。 2.如申请专利范围第1项之半导体记忆装置,其中, 该字元线电压产生器系具备: 第1比较电路,系将供应至该字元线驱动电路的字 元线驱动电压与第1参考电压作比较,来控制该字 元线驱动电压的信号线与该第2电源之间的导通; 第1参考电压产生电路,系产生与该第1电源电压成 比例的电压,以作为第2参考电压; 第2参考电压产生电路,系从透过二极体接法电晶 体而与被施加该第1参考电压之第1节点连接的第2 节点,产生第3参考电压;及 第2比较电路,系将该第2参考电压与第3参考电压作 比较,以决定第1参考电压。 3.如申请专利范围第2项之半导体记忆装置,其中, 该第1电源电压为正极性,该第2电源电压系较该第1 电源电压为高。 4.如申请专利范围第3项之半导体记忆装置,其中, 该第1参考电压产生电路,系将该第1电源与接地之 间的电压作电阻分压以产生该第2参考电压;该第2 参考电压产生电路,系在该第1节点与第2节点之间, 具有与二极体接法电晶体串联的第1电阻元件、及 连接于该第2节点与接地之间的第2电阻元件;依据 在该第2电阻元件两端所产生的电压来产生该第3 参考电压。 5.如申请专利范围第3项之半导体记忆装置,其中, 该存取电晶体系P通道电晶体。 6.如申请专利范围第2项之半导体记忆装置,其中, 构成该第1及第2比较电路的电晶体之闸极氧化膜 的膜厚,系较该存取电晶体之闸极氧化膜为厚。 7.如申请专利范围第2项之半导体记忆装置,其中, 该半导体记忆装置系与逻辑电路一起载置于同一 个半导体晶片,该半导体晶片具有外部连接用的复 数个输出/入部(I/O),供应至该复数个I/O的电源系与 该第2电源共用。 8.如申请专利范围第2项之半导体记忆装置,其中, 该半导体记忆装置系与类比电路一起载置于同一 个半导体晶片,供应至该类比电路的电源系与该第 2电源共用。 9.如申请专利范围第7项之半导体记忆装置,其中, 构成该第1及第2比较电路的电晶体之闸极氧化膜 的膜厚,系较该存取电晶体之闸极氧化膜为厚,且 构成该第1及第2比较电路的电晶体之闸极氧化膜, 系以与构成该复数个I/O的电晶体之闸极氧化膜相 同的制程来制造。 10.如申请专利范围第8项之半导体记忆装置,其中, 构成该第1及第2比较电路的电晶体之闸极氧化膜 的膜厚,系较该存取电晶体之闸极氧化膜为厚,且 构成该第1及第2比较电路的电晶体之闸极氧化膜, 系以与构成该类比电路的电晶体之闸极氧化膜相 同的制程来制造。 11.如申请专利范围第6项之半导体记忆装置,其中, 构成该复数个字元线驱动电路的电晶体之闸极氧 化膜,系以与构成该第1及第2比较电路的电晶体之 闸极氧化膜相同的制程来制造。 12.如申请专利范围第7项之半导体记忆装置,其中, 构成该复数个字元线驱动电路的电晶体之闸极氧 化膜,系以与构成该第1及第2比较电路的电晶体之 闸极氧化膜、以及构成该复数个I/O的电晶体之闸 极氧化膜相同的制程来制造。 13.如申请专利范围第8项之半导体记忆装置,其中, 构成该复数个字元线驱动电路的电晶体之闸极氧 化膜,系以与构成该第1及第2比较电路的电晶体之 闸极氧化膜、以及构成该类比电路的电晶体之闸 极氧化膜相同的制程来制造。 14.如申请专利范围第5项之半导体记忆装置,其中, 该复数个动态随机存取记忆单元的电容元件系以 第2个P通道电晶体所构成。 15.如申请专利范围第11项之半导体记忆装置,其中, 该半导体记忆装置系以一般的逻辑流程来制造。 16.如申请专利范围第2项之半导体记忆装置,其中, 该字元线驱动电压系较该第1电源电压高0.4V左右 。 17.如申请专利范围第5项之半导体记忆装置,其中, 该二极体接法的电晶体,系具有与该存取电晶体相 同构造的P通道电晶体;该字元线驱动电压,系比起 与该第1电源电压成比例的电压,高出该二极体接 法的电晶体所产生的电压分量。 18.如申请专利范围第1项之半导体记忆装置,其中, 该字元线电压产生器,在输入的控制信号为第1电 压位准的情况,产生将第1偏移电压与该第1电源电 压加算后的电压,而在该控制信号为第2电压位准 的情况,产生将较该第1偏移电压为低的第2偏移电 压与该第1电源电压加算后的电压。 图式简单说明: 图1系表示本发明第1实施形态之半导体记忆装置 之记忆单元的构成之电路图。 图2系表示本发明第1实施形态之半导体记忆装置 之字元线驱动电路系统的构成之方块图。 图3系表示图2之字元线驱动电路200的内部构成之 电路图。 图4系表示图2之字元线电压产生器202的内部构成 之电路图。 图5系表示图4之参考电压产生电路401的内部构成 之方块图。 图6系表示图5之Vdd参考用负载501的内部构成之电 路图。 图7系表示图5之偏移用负载502的内部构成之电路 图。 图8系表示图5之第2运算放大器电路500的内部构成 之电路图。 图9系表示图4之第1运算放大器电路400的内部构成 之电路图。 图10系表示记忆体阵列部的动作时序及电位之图 。 图11系表示各主要电压对外部电压Vdd的依存性之 曲线图。 图12系表示图7之P通道电晶体701的源极/汲极间电 流I(R5)与源极/汲极间电压Vsd(701)的关系之曲线图 。 图13系表示本发明第2实施形态之半导体记忆装置 之偏移用负载502'的内部构成之电路图。 图14系表示习知DRAM的记忆单元的构成之电路图。 |
