| 主权项 |
1.一种内埋式之多功能整合型结构,其包括: 一上盖绝缘层,其具有至少一第一电源输入部; 一过电流保护层(over-current protection layer),其设置 于该上盖绝缘层的下端,并且该过电流保护层系具 有一第二电源输入部及一第二电源输出部,其中该 过电流保护层系由一第一电极层、一第二电极层 及一正温度系数材料层(positive temperature coefficient material ayer)所组成,并且该正温度系数材料层系成 形于该第一电极层及该第二电极层之间; 一中间绝缘层,其设置于该过电流保护层的下端, 并且该中间绝缘层系具有一开口; 一多功能保护层(multifunctional protection layer),其设 置于该中间绝缘层的下端,并且该多功能保护层系 具有一第三电源输入部、一第三电源输出部、及 一电性连接于该第三电源输入部及该第三电源输 出部之间之多功能晶片单元(multifunctional chip unit), 其中该多功能晶片单元系容置于该中间绝缘层之 开口内; 一下盖绝缘层,其设置于该多功能保护层的下端, 并且该下盖绝缘层系具有一第四电源输出部及一 第五电源输出部;以及 一侧边导电单元(lateral conductive unit),其包括三层 彼此绝缘之一第一侧边导电层、一第二侧边导电 层、及一第三侧边导电层,其中每一层侧边导电层 系由上到下依序成形在该上盖绝缘层、该过电流 保护层、该中间绝缘层、该多功能保护层、及该 下盖绝缘层之侧边; 其中,该第一电源输入部与该第二电源输入部系透 过该第一侧边导电层以产生电性连接,该第二电源 输出部、该第三电源输入部与该第四电源输出部 系透过该第二侧边导电层以产生电性连接,并且该 第三电源输出部与该第五电源输出部系透过该第 三侧边导电层以产生电性连接。 2.如申请专利范围第1项所述之内埋式之多功能整 合型结构,更进一步包括:一侧边贯穿槽单元(lateral penetrating groove unit),其包括三道彼此分离之一第 一侧边贯穿槽、一第二侧边贯穿槽、及一第三侧 边贯穿槽,其中该第一侧边导电层系成形于该第一 侧边贯穿槽的内表面,该第二侧边导电层系成形于 该第二侧边贯穿槽的内表面,并且该第三侧边导电 层系成形于该第三侧边贯穿槽的内表面。 3.如申请专利范围第2项所述之内埋式之多功能整 合型结构,其中该第一侧边贯穿槽系由复数个分别 成形在该上盖绝缘层、该过电流保护层、该中间 绝缘层、该多功能保护层、及该下盖绝缘层之一 侧之第一半穿孔所堆叠而成,该第二侧边贯穿槽系 由复数个分别成形在该上盖绝缘层、该过电流保 护层、该中间绝缘层、该多功能保护层、及该下 盖绝缘层之另一相反侧边之第二半穿孔所堆叠而 成,并且该第三侧边贯穿槽系由复数个分别成形在 该上盖绝缘层、该过电流保护层、该中间绝缘层 、该多功能保护层、及该下盖绝缘层之该相反侧 边之第三半穿孔所堆叠而成。 4.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该上盖绝缘层系具有至少一电性连 接于该第二侧边导电层之第一电源输出部及至少 一电性连接于该第三侧边导电层之接地部,并且该 至少一第一电源输入部系成形于该上盖绝缘层之 上表面的一侧端,该至少一第一电源输出部及该至 少一接地部系分别成形于该上盖绝缘层之上表面 的另一相反侧端。 5.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该正温度系数材料层系为一高分子 正温度系数(Polymer Positive Temperature Coefficient,PPTC) 材料层、电阻材料层、电容材料层、或电感材料 层。 6.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第二电源输入部系为该第二电极 层之一侧端,该第二电源输出部系为该第一电极层 之一侧端,并且该第一电极层系具有一用于与该第 一侧边导电层电性隔绝之第一绝缘部及一用于与 该第三侧边导电层电性隔绝之第二绝缘部,该第二 电极层系具有一用于与该第二侧边导电层及该第 三侧边导电层电性隔绝之第三绝缘部,因此该第一 电极层及该第二电极层系分别透过该第二绝缘部 及该第三绝缘部以与该第三侧边导电层电性隔绝 。 7.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第二电源输入部系为该第一电极 层之一侧端,该第二电源输出部系为该第二电极层 之一侧端,并且该第一电极层系具有一用于与该第 二侧边导电层及该第三侧边导电层电性隔绝之第 三绝缘部,该第二电极层系具有一用于与该第一侧 边导电层电性隔绝之第一绝缘部及一用于与该第 三侧边导电层电性隔绝之第二绝缘部,因此该第一 电极层及该第二电极层系分别透过该第三绝缘部 及该第二绝缘部以与该第三侧边导电层电性隔绝 。 8.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第三电源输入部系成形于该多功 能保护层之上表面,并且该第三电源输出部系成形 于该多功能保护层之上表面。 9.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第三电源输入部系成形于该多功 能保护层之下表面,并且该第三电源输出部系成形 于该多功能保护层之下表面。 10.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第三电源输入部系成形于该多功 能保护层之上表面与下表面,并且该第三电源输出 部系成形于该多功能保护层之上表面与下表面。 11.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该多功能晶片单元系为一功能晶片 (functional chip)。 12.如申请专利范围第11项所述之内埋式之多功能 整合型结构,其中该功能晶片系为一过电压保护( Over-Voltage Protection,OVP)晶片、一抗电磁干扰(Anti- Electromagnetic Interference,anti-EMI)晶片、或一抗静电( Anti-Electrostatic Discharge,anti-ESD)晶片。 13.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该多功能晶片单元系由复数个功能 晶片(functional chip)所组成。 14.如申请专利范围第13项所述之内埋式之多功能 整合型结构,其中该等功能晶片系分别为一过电压 保护(Over-Voltage Protection,OVP)晶片、一抗电磁干扰( Anti-Electromagnetic Interference,anti-EMI)晶片、及一抗静 电(Anti-Electrostatic Discharge,anti-ESD)晶片。 15.如申请专利范围第13项所述之内埋式之多功能 整合型结构,其中该等功能晶片系并联地(parallelly) 电性连接于该第三电源输入部及该第三电源输出 部之间。 16.如申请专利范围第13项所述之内埋式之多功能 整合型结构,其中该等功能晶片系串联地(seriesly) 电性连接于该第三电源输入部及该第三电源输出 部之间。 17.如申请专利范围第13项所述之内埋式之多功能 整合型结构,其中该等功能晶片系同时并联地( parallelly)及串联地(serially)电性连接于该第三电源 输入部及该第三电源输出部之间。 18.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该第四电源输出部系成形于该下盖 绝缘层之下表面,并且该第五电源输出部系成形于 该下盖绝缘层之下表面。 19.如申请专利范围第1项所述之内埋式之多功能整 合型结构,其中该上盖绝缘层、该过电流保护层、 该中间绝缘层、该多功能保护层、及该下盖绝缘 层系依序堆叠在一起。 图式简单说明: 第一A图系为本创作内埋式之多功能整合型结构的 第一实施例之立体分解图; 第一B图系为本创作第一实施例之过电流保护层反 面后之立体图; 第一C图系为本创作第一实施例之下盖绝缘层反面 后之立体图; 第一D图系为本创作内埋式之多功能整合型结构的 第一实施例之立体组合图; 第二A图系为本创作第二实施例之过电流保护层之 立体图; 第二B图系为本创作第二实施例之过电流保护层反 面后之立体图; 第三A图系为本创作第三实施例之多功能保护层之 立体图; 第三B图系为本创作第三实施例之下盖绝缘层之立 体图; 第四A图系为本创作多功能晶片单元的第一种排列 方式之立体图; 第四B图系为本创作多功能晶片单元的第二种排列 方式之立体图; 第四C图系为本创作多功能晶片单元的第三种排列 方式之立体图; 第五图系为本创作内埋式之多功能整合型结构之 制作方法的流程图;以及 第六图系为本创作内埋式之多功能整合型结构被 切割成单颗前之立体图。 |
