| 主权项 |
1.一种半导体结构,包含: 具有一无应变层(strained layer-free)区及一应变层区( strained layer)之一半导体基板,其中该应变层区具有 一沟渠系选择性地形成在该基板中,而且包含在该 沟渠中所形成之一SiGe层,及在该SiGe层上所形成之 一磊晶矽层(epitaxial silicon layer); 在该半导体基板之无应变层区中形成一第一元件; 及 在该半导体基板之应变层区中形成一第二元件。 2.如申请专利范围第1项所述之半导体结构,其中该 第一元件包含一记忆体单元(memory cell),且该第二 元件包含一FET。 3.如申请专利范围第2项所述之半导体结构,其中该 记忆体单元为一低漏电DRAM单元,而该FET为一MOSFET 逻辑元件。 4.如申请专利范围第1项所述之半导体结构,其中该 磊晶矽层之厚度自约2.5到约10nm。 5.如申请专利范围第1项所述之半导体结构,其中该 SiGe层系磊晶式地(epitaxially)成长。 6.如申请专利范围第1项所述之半导体结构,其中该 应变层区进一步包含在该沟渠的一边壁上所形成 之一间隔壁,该间隔壁将在该应变层区所产生之应 变与该无应变区隔离。 7.如申请专利范围第1项所述之半导体结构,其中该 沟渠的深度自约100nm到约400nm。 8.一种制造一半导体结构的方法,包含步骤为: a)提供具有一无应变层区之一半导体基板; b)在该半导体基板之无应变区形成一第一元件; c)在该半导体基板选择性地形成一应变层区包含: i)形成具有一底部表面及一边壁表面之一沟渠; ii)在该沟渠中形成一SiGe层;及 iii)在该SiGe层上形成一矽层;及 d)在该应变层区形成一第二元件。 9.如申请专利范围第8项所述之方法,其中该步骤(ii )包含磊晶式地成长该SiGe层。 10.如申请专利范围第8项所述之方法,其中该步骤( iii)包含磊晶式地成长该矽层。 11.如申请专利范围第8项所述之方法,其中该矽层 之厚度系自约2.5nm到约10nm。 12.如申请专利范围第8项所述之方法,其中在该步 骤(i)之后,在该边壁表面上形成一间隔壁。 13.如申请专利范围第8项所述之方法,其中该第一 元件包含一记忆体单元,及该第二元件包含一FET。 14.如申请专利范围第13项所述之方法,其中该记忆 体体单元为一低漏电DRAM单元,而该FET为一MOSFET逻 辑元件。 图式简单说明: 图1到图8 显示依据本发明之方法在步骤过程中所 出现之半导体结构的剖面图 |
