| 主权项 |
1.一种输入/输出(I/O)电路,用以相应于一第二电压 之输入讯号,输出一第一电压之输出讯号,该第二 电压低于该第一电压,包括: 一降压(pull-down)模组,其具有一或多个介于接地端 与一输出节点间串联耦接之NMOS电晶体; 一升压(pull-up)模组,其具有一或多个介于一I/O电压 与该输出节点间串联耦接之PMOS电晶体;以及 一移位器(level shifter),其回应于该输入讯号,用以 产生一组差动偏压选择性地致能(enabling)或失能( disabling)该降压模组与该升压模组,将该输出节点 之电压拉至该I/O电压或接地,其中该移位器更包括 ; 一第一PMOS电晶体,耦接至该I/O电压; 一第一群组(group),其具有一或多个其闸极连接至 其汲极(drain)之压降(voltage dropping)PMOS电晶体,串联 耦接至该第一PMOS电晶体之一汲极; 一第一NMOS电晶体,其具有由该输入讯号所控制之 一闸极,串联耦接于该压降PMOS电晶体之该第一群 组与接地之间; 一第二PMOS电晶体,其与该第一PMOS电晶体相平行,耦 接至该I/O电压,其中该第二PMOS电晶体之闸极耦接 至该第一PMOS电晶体之汲极,以及该第一PMOS电晶体 之闸极耦接至该第二PMOS电晶体之汲极; 一第二群组,其具有一或多个其闸极连接至其汲极 之压降PMOS电晶体,串联耦接至该第二PMOS电晶体之 汲极;以及 一第二NMOS电晶体,其具有由该互补(Complement)输入 讯号所控制之一闸极,串联耦接于该压降PMOS电晶 体之该第二群组与接地之间; 其中该第一及第二PMOS电晶体之汲极与该压降PMOS 电晶体之该第一及该第二群组提供该差动偏压; 其中对于每一个该PMOS电晶体,该差动偏压系分别 地设定,使得跨于每一该PMOS电晶体间之一压差不 会超过一既定値,藉此避免毁坏。 2.如申请专利范围第1项所述之I/O电路,其中该升压 模组中使用之PMOS电晶体数量系取决于该I/O电压。 3.如申请专利范围第1项所述之I/O电路,其中该差动 偏压包括至少一其电压位准低于该I/O电压之固定 偏压。 4.如申请专利范围第1项所述之I/O电路,其中该差动 偏压包括依据该输出节点上预期之一电压位准,切 换于一高电压値与一低电压値间之一摆荡偏压。 5.如申请专利范围第4项所述之I/O电路,其中当该输 出节点上预期之电压位准由该I/O电压切换至接地 时,该摆荡偏压由该低电压値切换至该高电压値。 6.如申请专利范围第4项所述之I/O电路,其中当该输 出节点上预期之电压位准由该I/O电压切换至接地 时,该摆荡偏压由该高电压値切换至该低电压値。 7.如申请专利范围第1项所述之I/O电路,其中该移位 器更包括: 一第三PMOS电晶体,其闸极耦接至其汲极;以及 一第四PMOS电晶体,其闸极耦接至其汲极,再耦接至 该第三PMOS电晶体之汲极; 其中该第三及该第四PMOS电晶体接收来自该压降 PMOS电晶体之该第一与该第二群组之汲极的差动偏 压之一互补对(pair),并且输出一固定偏压。 8.如申请专利范围第1项所述之I/O电路,其中该移位 器更包括: 一第一PMOS电晶体,耦接至该I/O电压; 一第一群组,其具有一或多个电容器,串联耦接至 该第一PMOS电晶体之一汲极,用以接收该输入讯号; 一第二PMOS电晶体,其与该第一PMOS电晶体相平行,耦 接至该I/O电压,其中该第二PMOS电晶体之闸极耦接 至该第一PMOS电晶体之汲极,以及该第一PMOS电晶体 之闸极耦接至该第二PMOS电晶体之汲极;以及 一第二群组,其具有一或多个电容器,串联耦接至 该第二PMOS电晶体之一汲极,用以接收该输入讯号 之一互补讯号; 其中该第一及第二PMOS电晶体之汲极提供该差动偏 压。 9.如申请专利范围第8项所述之I/O电路,其中该移位 器更包括: 一第一二极体,其与该第一PMOS电晶体相平行,耦接 至该I/O电压;以及 一第三PMOS电晶体,其闸极连接至其汲极,串联地耦 接至该第一二极体,再耦接至该第一PMOS电晶体之 汲极。 10.如申请专利范围第8项所述之I/O电路,其中该移 位器更包括: 一第二二极体,其与该第二PMOS电晶体相平行,耦接 至该I/O电压;以及 一第四PMOS电晶体,其闸极耦接至其汲极,串联耦接 至该第二二极体,再耦接至该第二PMOS电晶体之汲 极。 11.一种输入/输出(I/O)驱动器,包括: 一降压模组,其具有一或多个介于接地端与一输出 节点间串联耦接之NMOS电晶体; 一第一PMOS电晶体,耦接至一I/O电源电压; 一第二PMOS电晶体,串联耦接至该第一PMOS电晶体;以 及 一第三PMOS电晶体,串联耦接于该第二PMOS电晶体与 该输出节点之间; 其中该第一、第二与第三PMOS电晶体之闸极分别地 被一第一、第二与第三偏压所控制,使得每一跨于 该第一、第二与第三PMOS电晶体之压差不会超过一 既定値,藉此避免该第一、第二与第三PMOS电晶体 毁坏,且其中当该输出节点输出该I/O电压时,该第 一偏压约等于跨于该第一PMOS电晶体之压降加上三 倍的该第一PMOS电晶体之一临界(threshold)电压。 12.如申请专利范围第11项所述之I/O驱动器,其中当 该输出节点输出该I/O电压时,该第二偏压约等于该 I/O电压减掉跨于该第一PMOS电晶体之压降,再减掉 该第二PMOS电晶体之一临界电压。 13.如申请专利范围第12项所述之I/O驱动器,其中当 该输出节点输出该I/O电压时,该第三偏压约等于该 I/O电压减掉跨于该第一PMOS电晶体之压降,再减掉 该第三PMOS电晶体之一临界电压。 14.如申请专利范围第11项所述之I/O驱动器,其中当 该输出节点输出0V时,该第一偏压约等于该I/O电压 。 15.如申请专利范围第14项所述之I/O驱动器,其中当 该输出节点输出0V时,该第二偏压约等于该I/O电压 减掉跨于该第一PMOS电晶体之压降,再减掉该第二 PMOS电晶体之一临界电压。 16.如申请专利范围第15项所述之I/O驱动器,其中当 该输出节点输出0V时,该第三偏压约等于两倍的该 第三PMOS电晶体之一临界电压。 图式简单说明: 第1A图至第1C图系显示依据本发明实施例之3个具 有薄氧化层元件之I/O驱动器架构。 第2A图至第2B图系显示依据本发明实施例之2个移 位器架构。 第3图为一电路图系显示依据本发明实施例之具有 由一移位器所产生之一组差动偏压所控制之一I/O 驱动器之电路。 |
