一种片上DMA结构及其实现方法

摘要

本发明公开了一种片上DMA结构及其实现方法，片上DMA结构包括DMA寄存器组，优先级仲裁单元，DMA数据缓冲寄存器，中断设置和接收单元，加/减1控制逻辑，片上DMA用于存储器与存储器之间数据传输的通道数据传输的宽度为32位，由于有其独立的内部地址和数据总线支持，所以可以实现CPU与DMA控制器的操作并发进行，且DMA传输速率与CPU相匹配；独立的地址加/减1模块控制源与目的地址寄存器和传输个数的自动增减；DMA内部有两种优先级判断模式，该DMA实现方法可广泛地应用于高性能处理器的设计中，结构简单、可靠。

主权项

1.一种片上DMA结构，其特征在于包括：寄存器组，在DMA工作前由CPU通过外设数据总线对寄存器组进行初始化配置，确定DMA的工作状态、数据的地址值和即将要传输数据的个数；优先级仲裁单元，当CPU和DMA之间发生读写冲突时，DMA/CPU优先级仲裁根据当前的传输状态和CPU的中断控制器传来的信号进行判断，是否把控制权交给DMA，当DMA取得优先权进行数据传输时，根据DMA内部通道的数量决定是否需要仲裁，当DMA内部通道为两个或两个以上时，优先级仲裁单元进行仲裁，决定哪个通道进行数据传输工作；DMA数据缓冲寄存器，用于缓冲存储低速的数据I/O设备向DMA发送的数据，使得DMA的数据传输速率和CPU的处理速率相匹配；中断设置和接收单元，一是当DMA传输完成时利用该单元在系统中断寄存器中设置相应中断标志位表示一次数据传输完成，CPU可根据该中断标志位进行相应处理；二是当数据I/O设备就绪时会对系统发送请求传输数据的中断请求信号，该中断请求信号由中断设置和接收单元接收并对系统中断寄存器的相应中断标志位进行设置，CPU根据该中断标志位进行DMA工作方式的配置并启动DMA进行数据传输工作；加/减1控制逻辑，通过CPU对寄存器组中的全局状态控制寄存器的配置，加/减1控制逻辑实现对寄存器组中数据寄存器的修改，即实现加1或减1或保持不变的操作；DMA总线，包括DMA地址总线和DMA数据总线，DMA地址总线上传送的是要读出或写入数据在存储器中的起始地址；DMA数据总线上传送的是要读出或写入的数据，它传输的数据经过DMA数据缓冲寄存器中转后传送到内部存储器或外部存储器。