大容量快闪记忆体之储存技术

摘要

目前快闪记忆体硬碟的设计架构上，大都以单一快闪记忆体控制器去控制快闪记忆体，此种方式仅能利用在低容量的系统。但面对市场上要求高容量快闪记忆体储存装置的迫切与日遽增。因此，以单一快闪记忆体控制器系去控制少数量的快闪记忆体是不够的。本发明同时提供使用多个快闪记忆体控制器去控制大数量快闪记忆体的技术，且采用Master-Slave架构的控制方式，再加上ICP（Inter-Chip Protocol）协定的架构来提升容量的限制以及效能。