| 主权项 |
1.一种非挥发性的记忆体结构,包括: 一NROM记忆体阵列,具有排列成复数列及复数行之 复数个NROM记忆胞,该些NROM记忆胞的一第一行具有 一第一NROM记忆胞及一第二NROM记忆胞,该第一NROM记 忆胞具有一第一节点、一第二节点以及一第三节 点,该第二NROM记忆胞具有一第一节点、一第二节 点以及一第三节点; 一第一金属位元线,系耦接于该第一NROM记忆胞的 该第二节点及该第二NROM记忆胞的该第二节点;以 及 一第二金属位元线,系耦接于该第一NROM记忆胞的 该第三节点及该第二NROM记忆胞的该第三节点; 其中,当进行该第二节点之抹除动作时,该第一NROM 记忆胞之该第二节点及该第二NROM记忆胞之该第二 节点系耦接于一正电压,该第一NROM记忆胞之该第 三节点及该第二NROM记忆胞之该第三节点系耦接于 一共同节点;以及 其中,当进行该第三节点之抹除动作时,该第一NROM 记忆胞之该第二节点及该第二NROM记忆胞之该第二 节点系耦接于该共同节点,该第一NROM记忆胞之该 第三节点及该第二NROM记忆胞之该第三节点系耦接 于该正电压。 2.如申请专利范围第1项所述之记忆体结构,其中该 共同节点的电压大小系足够高以避免穿通现象( punch-through)发生,并足够低以保持一横向电场而进 行抹除动作。 3.如申请专利范围第1项所述之记忆体结构,其中该 记忆体结构更包括一放电系统,系耦接于该NROM记 忆体阵列以供该NROM记忆体阵列放电至该共同节点 。 4.如申请专利范围第3项所述之记忆体结构,其中该 记忆体结构更包括一第一位元线电压(wordline voltage),系耦接于该第一NROM记忆胞之该第一节点。 5.如申请专利范围第4项所述之记忆体结构,其中该 记忆体结构更包括一第二位元线电压,系耦接于该 第二NROM记忆胞之该第一节点。 6.如申请专利范围第5项所述之记忆体结构,其中该 记忆体结构更包括一X轴解码器,用以解码耦接于 该些NROM记忆胞之复数个金属位元线。 7.如申请专利范围第6项所述之记忆体结构,其中该 记忆体结构更包括一Y轴解码器,用以解码耦接于 该些NROM记忆胞之该些金属位元线。 8.如申请专利范围第7项所述之记忆体结构,其中该 记忆体结构更包括一供应电源,系耦接于该Y轴解 码器以提供一电压至该些金属位元线。 9.一种非挥发性的记忆体结构,包括: 一NROM记忆体阵列,具有排列成复数列及复数行之 复数个NROM记忆胞,该些NROM记忆胞的一第一行具有 一第一NROM记忆胞及一第二NROM记忆胞,该第一NROM记 忆胞具有一第一节点、一第二节点以及一第三节 点,该第二NROM记忆胞具有一第一节点、一第二节 点以及一第三节点; 一第一金属位元线,系耦接于该第一NROM记忆胞的 该第二节点及该第二NROM记忆胞的该第二节点;以 及 一第二金属位元线,系耦接于该第一NROM记忆胞的 该第三节点及该第二NROM记忆胞的该第三节点; 其中,当进行该第二节点之抹除动作时,该第一NROM 记忆胞之该第二节点及该第二NROM记忆胞之该第二 节点系耦接于一正电压,该第一NROM记忆胞之该第 三节点及该第二NROM记忆胞之该第三节点系耦接于 一电流源;以及 其中,当进行该第三节点之抹除动作时,该第一NROM 记忆胞之该第二节点及该第二NROM记忆胞之该第二 节点系耦接于该电流源,该第一NROM记忆胞之该第 三节点及该第二NROM记忆胞之该第三节点系耦接于 该正电压。 10.如申请专利范围第9项所述之记忆体结构,其中 该记忆体结构更包括一放电系统,系耦接于该NROM 记忆体阵列以供该NROM记忆体阵列放电至该电流源 。 11.如申请专利范围第10项所述之记忆体结构,其中 该记忆体结构更包括一第一位元线电压,系耦接于 该第一NROM记忆胞之该第一节点。 12.如申请专利范围第11项所述之记忆体结构,其中 该记忆体结构更包括一第二位元线电压,系耦接于 该第二NROM记忆胞之该第一节点。 13.如申请专利范围第12项所述之记忆体结构,其中 该记忆体结构更包括一X轴解码器,用以解码耦接 于该些NROM记忆胞之复数个金属位元线。 14.如申请专利范围第13项所述之记忆体结构,其中 该记忆体结构更包括一Y轴解码器,用以解码耦接 于该些NROM记忆胞之该些金属位元线。 15.如申请专利范围第14项所述之记忆体结构,其中 该记忆体结构更包括一供应电源,系耦接于该Y轴 解码器以提供一电压至该些金属位元线。 16.一种增加一氮化物唯读记忆体(Nitride Read-Only Memory,NROM)阵列的抹除均匀性之方法,该NROM记忆体 阵列具有复数个NROM记忆胞、耦接于各该些NROM记 忆胞之左侧的复数个偶序金属位元线以及耦接于 各该些NROM记忆胞之右侧的复数个奇序金属位元线 ,该方法包括: 抹除各该些NROM记忆胞之左侧; 施加一正电压至耦接于各该些NROM记忆胞之左侧的 该些偶序金属位元线;以及 将耦接于各该些NROM记忆胞之右侧的该些奇序金属 位元线放电至一共同节点。 17.如申请专利范围第16项所述之方法,其中该共同 节点的电压大小系足够高以避免穿通现象发生并 足够低以保持一横向电场而进行抹除动作。 18.如申请专利范围第16项所述之方法,其中该抹除 各该些NROM记忆胞之左侧的步骤中另包括: 抹除该NROM记忆体阵列之一NROM记忆胞区块。 19.如申请专利范围第16项所述之方法,其中该抹除 各该些NROM记忆胞之左侧的步骤中另包括: 抹除该NROM记忆体阵列之一行NROM记忆胞。 20.一种增加一氮化物唯读记忆体(Nitride Read-Only Memory,NROM)阵列的抹除均匀性之方法,该NROM记忆体 阵列具有复数个NROM记忆胞、耦接于各该些NROM记 忆胞之左侧的复数个偶序金属位元线以及耦接于 各该些NROM记忆胞之右侧的复数个奇序金属位元线 ,该方法包括: 抹除各该些NROM记忆胞之左侧; 施加一正电压至耦接于各该些NROM记忆胞之左侧的 该些偶序金属位元线;以及 将耦接于各该些NROM记忆胞之右侧的该些奇序金属 位元线放电至一电流源。 21.如申请专利范围第20项所述之方法,其中该抹除 各该些NROM记忆胞之左侧的步骤中另包括: 抹除该NROM记忆体阵列之一NROM记忆胞区块。 22.如申请专利范围第20项所述之方法,其中该抹除 该些NROM记忆胞中每一NROM记忆胞之左侧的步骤中 另包括: 抹除该NROM记忆体阵列之一行NROM记忆胞。 图式简单说明: 第1图绘示乃依据本发明之传统的单侧抹除而未抹 除侧浮动之NROM记忆胞的记忆胞结构之电路图。 第2图绘示乃依据本发明之另一传统的单侧抹除而 未抹除侧接地之NROM记忆胞200的记忆胞结构之电路 图。 第3图绘示乃依据本发明之第一实施例之进行单侧 抹除动作时一节点耦接于共同节点的NROM记忆胞之 记忆胞结构的电路图。 第4图绘示乃依据本发明之第二实施例之进行单侧 抹除动作时一节点耦接于电流源的NROM记忆胞之记 忆胞结构的电路图。 第5图绘示乃依据本发明之具有耦接于放电系统以 提高抹除均匀性的NROM记忆体阵列之虚拟接地阵列 的简化电路图。 第6图绘示乃依据本发明之用以将NROM记忆体阵列 之偶序金属位元线及奇序金属位元线放电的放电 系统之简化电路图。 第7图绘示乃依据本发明之第一实施例之进行NROM 记忆体阵列中的NROM记忆胞之单侧抹除动作的处理 功能的流程图。 第8图绘示乃依据本发明之放电系统的共同节点之 示意图。 |
