| 摘要 |
本发明揭示一种绘图处理器之平行阵列架构，其包含：一多绪核心阵列，该阵列包含复数个处理丛集，每个处理丛集包含至少一个处理核心，其可操作以执行一像素阴影程式，该程式产生自覆盖资料的像素资料；一光栅化器，其系配置成产生复数个像素之每个的覆盖资料；以及像素分配逻辑，其系配置成递送自该光栅化器的该等覆盖资料至该多绪核心阵列中的该等处理丛集之一。该像素分配逻辑至少部分根据一影像区域内的一第一像素之一位置选择该第一像素的覆盖资料得以递送至的该等处理丛集之一。可以将该等处理丛集直接映射至图框缓冲器分区而无需一横杆以便将像素资料从该处理丛集直接递送至适当的图框缓冲器分区。或者，与该等处理丛集之每个耦合的一横杆系配置成将像素资料从该等处理丛集递送至具有复数个分区的一图框缓冲器。配置该横杆以便可将藉由该等处理丛集之任一个产生的像素资料递送至该等缓冲器分区之任一个。 |
