发明名称 非易失性内存及其制造方法
摘要 一种非易失性内存的制造方法,此方法是先在基底上形成数个堆叠栅极条状物,并且在这些堆叠栅极条状物两侧的基底中形成多数条源极/漏极区。然后,在源极/漏极区上形成数个介电条状物。接着,在这些堆叠栅极条状物与介电条状物上形成多数条字线。之后,去除未被字线覆盖的堆叠栅极条状物,以形成多数个开口。继之,在这些开口侧壁以及这些字线的侧壁上形成多数个间隙壁。然后,在基底上形成介电层。接着,于相邻二字线之间的介电层与介电条状物中形成数个接触窗。
申请公布号 CN100353528C 申请公布日期 2007.12.05
申请号 CN200410102686.1 申请日期 2004.12.27
申请人 旺宏电子股份有限公司 发明人 韩宗廷;陈铭祥;吕文彬;翁孟暄
分类号 H01L21/8247(2006.01);H01L21/8239(2006.01);H01L27/105(2006.01);H01L27/115(2006.01) 主分类号 H01L21/8247(2006.01)
代理机构 北京集佳知识产权代理有限公司 代理人 王学强
主权项 1.一种非易失性内存的制造方法,其特征在于:包括:于一基底上形成多数个堆叠栅极条状物,且各该堆叠栅极条状物从该基底由下而上依序为底介电层、电荷储存层、顶介电层与控制栅极层;在这些堆叠栅极条状物两侧的基底中形成多数条源极/漏极区;在这些堆叠栅极条状物之间的该些源极/漏极区上形成多数个介电条状物,其中这些介电条状物垂直于该基底;在这些堆叠栅极条状物与该些介电条状物上形成多数条字线,且这些字线是与这些堆叠栅极条状物及这些介电条状物彼此垂直相交;去除未被这些字线覆盖的这些堆叠栅极条状物,以于裸露的这些介电条状物之间形成多数个开口;在这些开口所裸露的这些介电条状物侧壁以及这些字线的侧壁上形成多数个间隙壁,其中这些间隙壁与这些介电条状物具有不同的蚀刻选择性;在该基底上形成一介电层,覆盖这些字线、这些间隙壁与这些介电条状物;以及于相邻两列字线之间的介电层与这些介电条状物中形成多数个接触窗,其中在形成这些接触窗的过程中是以这些间隙壁作为自行对准掩模,且这些接触窗是与这些源极/漏极区电性连接。
地址 台湾省新竹科学工业园区力行路16号