高速低时钟信号摆幅条件预充CMOS触发器

摘要

高速低时钟信号摆幅条件预充CMOS触发器，属于CMOS触发器技术领域，其特征在于：它把SAFF_CP条件预充结构的低电压摆幅时钟信号驱动的触发电路中第一级锁存器内全部的PMOS管的衬底直接连接到电源端，再在省去第一级锁存器中唯一的一个栅极接同一个电源端的NMOS管的同时，去除漏极并接的两个NMOS管，使得一个衬底和源极都接地的NMOS管的漏极同时与剩下的两个NMOS管的漏极相连，最后把第一级锁存器的两个互补输出端分别连接到两个相互独立并具有相同电路参数的单时钟相位锁存器。在相同的测试条件下，比SAFF_CP触发器电路节省高达25％的能耗，且电路结构简化、面积小、延时特性等其他性能有明显改进。

主权项

1.高速低时钟信号摆幅条件预充CMOS触发器，其特征在于，它含有：第一级锁存器，它包含：第一或逻辑电路，它由第八NMOS管(MN8)的漏极和第九NMOS管(MN9)的漏极并联后作为所述第一或逻辑电路的输出端；其中，第八NMOS管(MN8)的源极接时钟信号(CLK)，栅极接第二数据信号(Db)；第九NMOS管(MN9)的源极和栅极同时接第一数据信号(D)；第八NMOS管(MN8)和第九NMOS管(MN9)的衬底都接地；第二或逻辑电路，它由第十NMOS管(MN10)的漏极和第十一NMOS管(MN11)的漏极并联后作为所述第二或逻辑电路的输出端；其中，第十NMOS管(MN10)的源极接上述同一个时钟信号(CLK)，栅极接上述第一数据信号(D)；第十一NMOS管(MN11)的源极和栅极都同时接上述第二数据信号(Db)，第十一NMOS管(MN11)的栅极反向经过第一反相器(Φ1)和第一或逻辑电路的第一数据信号(D)端相连；第十NMOS管(MN10)和第十一NMOS管(MN11)的衬底都接地；第一PMOS管并联电路，它由第一PMOS管(MP1)的源极和第三PMOS管(MP3)的源极并联后接电源端(VDD)，并且第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的漏极并联后作为所述第一级锁存器的第一输出端(X)；其中，第一PMOS管(MP1)的栅极接上述第一或逻辑电路的输出端；第一PMOS管(MP1)和第三PMOS管(MP3)的衬底都接上述同一个电源端(VDD)；第二NMOS管(MN2)，它的衬底接地，而栅极与上述第一PMOS管并联电路中的第三PMOS管(MP3)的栅极相连后作为所述第一级锁存器的第二输出端(Y)，所述第二NMOS管(MN2)的源极与上述第一级锁存器的第一输出端(X)相连；第二PMOS管并联电路，它由第二PMOS管(MP2)的源极和第四PMOS管(MP4)的源极并联后接上述同一个电源端(VDD)，并且第二PMOS管(MP2)的漏极和第四PMOS管(MP4)的漏极并联后连接到上述第一级锁存器的第二输出端(Y)；其中，第二PMOS管(MP2)的栅极接上述第二或逻辑电路的输出端，第二PMOS管(MP2)和第四PMOS管(MP4)的衬底都接上述同一个电源端(VDD)；第三NMOS管(MN3)，它的衬底接地，而栅极与上述第二PMOS管并联电路中的第四PMOS管(MP4)的栅极相连后再与上述第一级锁存器的第一输出端(X)相连；所述第三NMOS管(MN3)的源极与上述第一级锁存器的第二输出端(Y)相连；第一NMOS管(MN1)的源极和衬底都接地，它的栅极接上述同一个时钟信号(CLK)，它的漏极同时与上述第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的漏极相连；第二级锁存器，它包含：第一单时钟相位锁存器，它由第五PMOS管(MP5)、第四NMOS管(MN4)和第六NMOS管(MN6)依次串联构成；其中第五PMOS管(MP5)的源极接上述同一个电源端(VDD)，漏极接第四NMOS管(MN4)的源极；第四NMOS管(MN4)漏极接第六NMOS管(MN6)的漏极，第六NMOS管(MN6)的源极接地；第五PMOS管(MP5)的栅极和第六NMOS管(MN6)的栅极相连后接上述第一级锁存器的第二输出端(Y)，第四NMOS管(MN4)的源极接第四反相器(Φ4)的输入端，第四反相器(Φ4)的输出端是上述触发器的第一输出端(Q)；第二个单时钟相位锁存器，它由第六PMOS管(MP6)、第五NMOS管(MN5)和第七NMOS管(MN7)依次串联构成；其中第六PMOS管(MP6)的源极接上述同一个电源端(VDD)，漏极接第五NMOS管(MN5)的源极；第五NMOS管(MN5)的漏极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接地；第六PMOS管(MP6)的栅极第七NMOS管(MN7)的栅极相连后接上述第一级锁存器的第一输出端(X)，第五NMOS管(MN5)的源极接第五反相器(Φ5)的输入端，第五反相器(Φ5)的输出端即为上述触发器的第二输出端(Qb)；第五PMOS管(MP5)和第六PMOS管(MP6)的衬底直接连接上述同一个电源端(VDD)；第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的衬底都接地；第四NMOS管(MN4)的栅极和第五NMOS管(MN5)的栅极都接上述同一个时钟信号(CLK)。