| 主权项 |
1.一种记忆体排列结构,包括: 一主机板; 复数个第一记忆体模组,设置于该主机板之上,其 中,每一第一记忆体模组具有一第一板体,以及该 等第一板体系彼此平行与间隔;以及 复数个第二记忆体模组,设置于该主机板之上,其 中,每一第二记忆体模组具有一第二板体,该等第 二板体系彼此平行与间隔,并且系平行于该等第一 板体,以及每一第二板体系对应于每两第一板体间 之一间隙。 2.如申请专利范围第1项所述之记忆体排列结构,其 中,该等第一记忆体模组以及该等第二记忆体模组 系为双线记忆体模组。 3.如申请专利范围第1项所述之记忆体排列结构,其 中,该等第一记忆体模组以及该等第二记忆体模组 系为全缓冲双线记忆体模组。 4.一种记忆体排列结构,包括: 一主机板; 至少两第一记忆体模组,设置于该主机板之上,其 中,每一第一记忆体模组具有一第一板体,以及该 等第一板体系彼此平行与间隔;以及 至少一第二记忆体模组,设置于该主机板之上,并 且具有一第二板体,其中,该第二板体系平行于该 等第一板体,并且系对应于该等第一板体间之一间 隙。 5.如申请专利范围第4项所述之记忆体排列结构,其 中,该等第一记忆体模组以及该第二记忆体模组系 为双线记忆体模组。 6.如申请专利范围第4项所述之记忆体排列结构,其 中,该等第一记忆体模组以及该第二记忆体模组系 为全缓冲双线记忆体模组。 图式简单说明: 第1A图系显示一习知记忆体排列结构中之主机板 及双线记忆体模组之立体示意图; 第1B图系显示根据第1A图之平面示意图; 第2图系显示本发明之第一个实施例之记忆体排列 结构之部份平面示意图;以及 第3图系显示本发明之第二个实施例之记忆体排列 结构之部份平面示意图。 |
