| 主权项 |
1.一种记忆系统,其包含: 一记忆控制器,其控制至少一记忆装置; 一资料滙流排线路,其连接在该至少一记忆装置与 该记忆控制器之间以传递资料;及 一资料选通滙流排线路,其连接在该至少一记忆装 置与该记忆控制器之间以传递至少一资料选通讯 号,该至少一记忆装置在一待命状态期间第一次转 变该至少一资料选通讯号至一有效逻辑位准,该有 效逻辑位准小于一电源电压之一半。 2.如请求项1之记忆系统,其中该待命状态系在一读 操作之后转变。 3.如请求项1之记忆系统,其中一第一读命令系自该 记忆控制器输入该至少一记忆装置之一第一记忆 装置,该第一记忆装置藉由在该读命令之后之一第 一时段之后转变该至少一资料选通讯号之一第一 资料选通讯号至该有效逻辑位准而执行该第一次 转变,且在一第二时段之后第二次转变该第一资料 选通讯号至该有效逻辑位准,该第二时段包括该第 一时段及一在其中输出读取资料之丛发长度。 4.如请求项3之记忆系统,其中一第二读命令系在该 第一读命令输入该第一记忆装置之后输入该第一 记忆装置,该第一记忆装置系在该第二读命令输入 之后第三次转变该第一资料选通讯号至该有效逻 辑位准、回应该第二读命令在一CAS潜时之后以用 于该第二读命令之该丛发长度双态触变该第一资 料选通讯号,且在该双态触变之后第四次转变该第 一资料选通讯号至该有效逻辑位准。 5.如请求项3之记忆系统,其中一第二读命令系在该 第一读命令输入该第一记忆装置之后输入该至少 一记忆装置之一第二记忆装置,该第一记忆装置侦 测输入该第二记忆装置之该第二读命令并第三次 转变该至少一资料选通讯号之一第二资料选通讯 号至一较高阻抗状态。 6.如请求项5之记忆系统,其中该第二记忆装置第四 次转变该第二资料选通讯号至该有效逻辑位准、 以该丛发长度双态触变该第二资料选通讯号且在 该双态触变之后第五次转变该第二资料选通讯号 至该有效逻辑位准。 7.如请求项3之记忆系统,其中一写命令系在该第一 读命令输入该第一记忆装置之后输入该第一记忆 装置及该第二记忆装置之一者,该第一记忆装置系 在该写命令输入之后第三次转变该第一资料选通 讯号至一较高阻抗状态。 8.如请求项7之记忆系统,其中该资料选通滙流排线 路系由该记忆控制器维持在该有效逻辑位准,无关 于该第一记忆装置之该第一资料选通讯号是否第 三次转变至该较高阻抗状态。 9.如请求项1之记忆系统,其中一写命令输入该至少 一记忆装置之一第一记忆装置,接着,一读命令输 入该第一记忆装置,该第一记忆装置系在该读命令 之后之一第一时段之后第一次转变该至少一资料 选通讯号之一第一资料选通讯号至该有效逻辑位 准,并在一第二时段之后第二次转变该第一资料选 通讯号至该有效逻辑位准,该第二时段包括该第一 时段及一在其中输出读取资料之丛发长度。 10.如请求项1之记忆系统,其中一写命令输入该至 少一记忆装置之一第一记忆装置,接着,一读命令 输入该至少一记忆装置之一第二记忆装置,该第二 记忆装置侦测该读命令并在该读命令之后之一第 一时段之后第一次转变该至少一资料选通讯号至 该有效逻辑位准,且在一第二时段之后第二次转变 该至少一资料选通讯号至该有效逻辑位准,该第二 时段包括该第一时段及一在其中输出读取资料之 丛发长度。 11.如请求项1之记忆系统,其中该至少一记忆装置 包括: 一记忆单元阵列; 一资料输出缓冲器,其缓冲自该记忆单元阵列读取 之资料并输出该经缓冲之资料至该资料滙流排线 路;及 一资料选通输出缓冲器,其缓冲该至少一资料选通 讯号并输出该经缓冲之资料选通讯号至该资料选 通滙流排线路, 其中,在回应一读命令自该资料输出缓冲器输出资 料之后,该资料选通输出缓冲器转变该至少一资料 选通讯号至该有效逻辑位准。 12.如请求项11之记忆系统,其中该至少一记忆装置 进一步包括: 至少一晶片选择插脚; 复数个命令输入插脚; 一资料选通讯号图案产生器,其将一对应该读命令 之一丛发长度之双态触变图案作为该资料选通讯 号提供至该资料选通输出缓冲器;及 一命令解码器,其解码一经由该等复数个命令输入 插脚之至少一者接收之命令,并基于该解码控制该 资料选通输出缓冲器及该资料选通讯号图案产生 器。 13.如请求项12之记忆系统,其中该至少一记忆装置 包括一第一记忆装置及一第二记忆装置,该至少一 晶片选择插脚包括一第一晶片选择插脚及一第二 晶片选择插脚,且该命令解码器系基于一输入该第 一晶片选择插脚之第一讯号及一输入该第二晶片 选择插脚之第二讯号将该命令解释为指定用于该 第一记忆装置及该第二记忆装置之一者。 14.如请求项12之记忆系统,其中该至少一晶片选择 插脚包括一第一晶片选择插脚及一第二晶片选择 插脚,且若该第一晶片选择插脚设置为一第一逻辑 位准且该第二晶片选择插脚设置为一第二逻辑位 准,则该命令解码器将该命令解释为指定用于该第 一记忆装置,且若该第一晶片选择插脚设置为该第 二逻辑位准且该第二晶片选择插脚设置为该第一 逻辑位准,则该命令解码器将该命令解释为指定用 于该第二记忆装置。 15.如请求项1之记忆系统,其中该至少一记忆装置 不包括一延迟锁定回路电路。 16.如请求项1之记忆系统,其中该记忆控制器包括: 一资料输入缓冲器,其经由该资料滙流排线路自该 至少一记忆装置接收资料并缓冲该接收到之资料; 一资料选通输入缓冲器,其经由该资料选通滙流排 线路自该至少一记忆体之一第一记忆装置接收该 至少一资料选通讯号之一第一资料选通讯号并缓 冲该第一资料选通讯号; 一时脉缓冲器,其接收并缓冲一时脉讯号; 一控制讯号产生器,其接收该资料选通输入缓冲器 之一输出讯号以产生一锁存时脉讯号、复数个奇 位元启用讯号及复数个偶位元启用讯号; 一时钟产生器,其自该时脉缓冲器接收该经缓冲之 时脉讯号以产生第一内部时脉讯号及第二内部时 脉讯号; 复数个奇位元锁存电路,该等复数个奇位元锁存电 路之每一者回应对应之奇位元启用讯号及该锁存 时脉讯号而自该资料输入缓冲器接收并锁存该接 收到之资料之对应奇位元; 复数个偶位元锁存电路,该等复数个偶位元锁存电 路之每一者回应对应之偶位元启用讯号及该锁存 时脉讯号而自该资料输入缓冲器接收并锁存该接 收到之资料之对应偶位元;及 一开关单元,其回应该第一内部时脉讯号及该第二 内部时脉讯号传输由该等奇位元锁存电路锁存之 该等奇位元及由该等偶位元锁存电路锁存之该等 偶位元。 17.如请求项1之记忆系统,其中该至少一记忆装置 系在一预充电待命状态、即该待命状态之前之该 预充电待命状态期间第二次转变该至少一资料选 通讯号至一较高阻抗状态。 18.如请求项12之记忆系统,其中当一输入该至少一 晶片选择插脚之讯号设置为一第一逻辑位准及一 第二逻辑位准之一者时,该命令解码器接收一在该 等命令输入插脚上之命令。 19.一种记忆装置,其包含: 一记忆单元阵列; 一资料输出缓冲器,其缓冲自该记忆单元阵列读取 之资料并输出该经缓冲之资料至一资料滙流排线 路;及 一资料选通输出缓冲器,其缓冲该至少一资料选通 讯号并输出该经缓冲之资料选通讯号至一资料选 通滙流排线路,该资料选通输出缓冲器在一待命状 态期间第一次转变该至少一资料选通讯号至一有 效逻辑位准,该有效逻辑位准小于一电源电压之一 半。 20.如请求项19之记忆装置,其中该待命状态在回应 一命令自该资料输出缓冲器输出资料之后发生。 21.如请求项20之记忆装置,其中该命令为一读命令 。 22.如请求项20之记忆装置,其进一步包含: 至少一晶片选择插脚; 复数个命令输入插脚; 一资料选通讯号图案产生器,其将一对应于一回应 该读命令所输出之丛发长度资料之双态触变图案 作为该至少一资料选通讯号提供至该资料选通输 出缓冲器;及 一命令解码器,其解码经由该等复数个命令输入插 脚之至少一者接收之该命令,并基于该解码控制该 资料选通输出缓冲器及该资料选通讯号图案产生 器。 23.如请求项22之记忆装置,其中该命令为一经由该 等复数个命令输入插脚之该至少一者输入的第一 读命令,该资料选通输出缓冲器在该读命令之后之 一第一时段对该至少一资料选通讯号之一第一资 料选通讯号执行该第一次转变,并在一第二时段之 后第二次转变该第一资料选通讯号至该有效逻辑 位准,该第二时段包括该第一时段及一在其中输出 读取之资料之丛发长度。 24.如请求项23之记忆装置,其中一第二读命令系在 该第一读命令之后经由该等复数个命令输入插脚 之该至少一者输入至一第一记忆装置,该资料选通 输出缓冲器在该第二读命令输入之后第三次转变 该第一资料选通讯号至该有效逻辑位准、回应该 第二读命令在一CAS潜时之后以一用于该第二读命 令的丛发长度双态触变该第一资料选通讯号,并在 该双态触变之后第四次转变该第一资料选通讯号 至该有效逻辑位准。 25.如请求项23之记忆装置,其中一写命令在该第一 读命令之后经由该等复数个命令输入插脚之该至 少一者输入,该资料选通输出缓冲器在该写命令之 后第三次转变该第一资料选通讯号至一较高阻抗 状态。 26.如请求项22之记忆装置,其中该命令为一经由该 等复数个命令输入插脚之该至少一者输入之写命 令,其接着一读命令,该资料选通输出缓冲器在该 读命令之后之一第一时段执行对该至少一资料选 通讯号之一第一资料选通讯号之该第一次转变,并 在一第二时段之后第二次转变该第一资料选通讯 号至该有效逻辑位准,该第二时段包括该第一时段 及一在其中输出读取之资料之丛发长度。 27.如请求项20之记忆装置,其中该记忆装置不包括 一延迟锁定回路电路。 28.如请求项20之记忆装置,其中该资料选通输出缓 冲器在一预充电待命状态期间第二次转变该至少 一资料选通讯号至一较高阻抗状态,该第二次转变 在该第一次转变之前。 29.一种控制一记忆装置之方法,其包含: 在一输入命令之后的一第一时段之后第一次转变 一资料选通讯号至一有效逻辑位准,该有效逻辑位 准小于一电源电压之一半。 30.如请求项29之方法,其中该输入命令为一读命令 。 31.如请求项29之方法,进一步包含: 以对该输入命令之一回应之一丛发长度双态触变 该资料选通讯号;及 第二次转变该资料选通讯号至该有效逻辑位准。 32.如请求项29之方法,进一步包含: 在该输入命令之后接收一写命令,该输入命令为一 读命令;及 在该写命令之后的一第二时段之后第二次转变该 资料选通讯号至一较高阻抗状态。 33.如请求项29之方法,其进一步包含: 在一预充电待命状态中第二次转变该资料选通讯 号至一较高阻抗状态。 34.如请求项33之方法,其中该预充电待命状态包括 一在接收该输入命令之后且在该第一次转变之前 的时期。 35.一种记忆控制器,其包含: 一资料输入缓冲器,其经由一资料滙流排线路自该 至少一记忆装置接收资料并缓冲该接收到之资料; 一资料选通输入缓冲器,其经由该资料选通滙流排 线路自该至少一记忆体之一第一记忆装置接收该 至少一资料选通讯号之一第一资料选通讯号并缓 冲该第一资料选通讯号; 一时脉缓冲器,其接收并缓冲一时脉讯号; 一控制讯号产生器,其接收该资料选通输入缓冲器 之一输出讯号以产生一锁存时脉讯号、复数个奇 位元启用讯号及复数个偶位元启用讯号; 一时钟产生器,其自该时脉缓冲器接收该经缓冲之 时脉讯号以产生第一内部时脉讯号及第二内部时 脉讯号; 复数个奇位元锁存电路,该等复数个奇位元锁存电 路之每一者回应对应之奇位元启用讯号及该锁存 时脉讯号自该资料输入缓冲器接收并锁存该接收 到之资料之对应奇位元; 复数个偶位元锁存电路,该等复数个偶位元锁存电 路之每一者回应对应之偶位元启用讯号及该锁存 时脉讯号自该资料输入缓冲器接收并锁存该接收 到之资料之对应偶位元;及 一开关单元,其回应该第一内部时脉讯号及该第二 内部时脉讯号传输由该等奇位元锁存电路锁存之 该等奇位元及由该等偶位元锁存电路锁存之该等 偶位元。 36.如请求项35之记忆控制器,其中该控制讯号产生 器包括: 一脉冲产生器,其接收该资料选通输入缓冲器之一 输出讯号以产生该锁存时脉讯号;及 一环式计数器,其对该锁存时脉讯号之许多转变计 数以产生该等复数个奇位元启用讯号及该等复数 个偶位元启用讯号。 37.如请求项35之记忆控制器,其中该等复数个奇位 元锁存电路之每一者包括: 一第一正反器,其由该等复数个奇位元启用讯号之 一对应奇位元启用讯号启用,该第一正反器回应该 锁存时脉讯号之一第一边缘锁存一对应奇位元;及 一第二正反器,其回应该锁存时脉讯号之一第二边 缘锁存该第一正反器之一输出讯号。 38.如请求项37之记忆控制器,其中该第一边缘为一 上升边缘且该第二边缘为一下降边缘。 39.如请求项35之记忆控制器,其中该等复数个偶位 元锁存电路之每一者包括由该等复数个偶位元启 用讯号之一对应偶位元启用讯号启用的一正反器, 该正反器回应该锁存时脉讯号之一边缘锁存一对 应偶位元。 40.如请求项39之记忆控制器,其中该边缘为一下降 边缘。 41.如请求项35之记忆控制器,其中该开关单元包括: 一第一开关,其回应该第一内部时脉讯号传输一由 该第一奇位元锁存电路锁存之第一奇位元; 一第二开关,其回应该第一内部时脉讯号传输一由 该第一偶位元锁存电路锁存之第一偶位元; 一第三开关,其回应该第二内部时脉讯号传输一由 该第二奇位元锁存电路锁存之第二奇位元;及 一第四开关,其回应该第二内部时脉讯号传输一由 该第二偶位元锁存电路锁存之第二偶位元。 图式简单说明: 图1为一方块图,说明了一具有一中心分接头端接( CTT)之习知记忆系统100。 图2A为一时序图,说明了在一写操作期间之一习知 双资料速率(DDR)同步动态随机存取记忆体(DRAM)。 图2B为一时序图,说明了在一读操作期间之图2A之 习知DDR同步DRAM。 图3为一方块图,说明了根据本发明之一实例实施 例之一记忆系统。 图4为一方块图,说明了根据本发明之一实例实施 例之另一记忆系统。 图5A至图5C为时序图,说明了根据本发明之另一实 例实施例之图3及图4之记忆系统的回应。 图6为一方块图,说明了根据本发明之另一实例实 施例之一记忆装置。 图7为一方块图,说明了根据本发明之另一实例实 施例之另一记忆装置。 图8为一方块图,说明了根据本发明之另一实施例 之一记忆控制器。 图9根据本发明之另一实例实施例说明图8之记忆 控制器之一时序图。 |
