| 发明名称 | 一种误码图案生成电路及使用该电路的译码电路 | ||
| 摘要 | 本发明公开数字通讯领域一种可减小FEC纠错编码芯片设计面积的误码图案生成电路及使用该电路的译码电路，根据输入的误码位置图案(error_add)计算并生成误码图案(error_ptn)，它包括错误值计算模块(55)、切换开关(501)、存储与输出电路；存储与输出电路包括上下两支对称电路及开关(52)，对称电路分别包括存储器组(54)；误码位置图案(error_add)直接顺序输入错误值计算模块(55)计算，所计算输出的值通过切换开关(501)被顺序写入存储器组(54)，存储器组(54)中的数据通过开关(52)顺序输出构成误码图案(error_ptn)。 | ||
| 申请公布号 | CN100346590C | 申请公布日期 | 2007.10.31 |
| 申请号 | CN02108633.8 | 申请日期 | 2002.04.04 |
| 申请人 | 华为技术有限公司 | 发明人 | 张洪涛;亢婕 |
| 分类号 | H04L1/00(2006.01);H03M13/03(2006.01) | 主分类号 | H04L1/00(2006.01) |
| 代理机构 | 代理人 | ||
| 主权项 | 1.一种FEC误码图案生成电路，用于根据输入的误码位置图案(error_add)计算并生成误码图案(error_ptn)，它包括错误值计算模块(55)、第一开关(501)、存储与输出电路；所述存储与输出电路包括结构完全相同的上下两支对称电路及可选择连接于上支路或下支路的第二开关(52)；所述上下两支对称电路分别包括存储器组(54)；其特征是：误码位置图案(error_add)直接顺序输入所述错误值计算模块(55)，所述错误值计算模块(55)计算输出的值通过所述第一开关(501)被顺序写入所述上支对称电路或下支对称电路中的存储器组(54)，所述存储器组(54)中的数据通过所述第二开关(52)顺序输出构成误码图案(error_ptn)。 | ||
| 地址 | 518057广东省深圳市南山区科技园科发路1号华为用服中心大厦 | ||