| 主权项 |
1.一种整合式资料处理系统,包含; 主机端装置,具有主机端介面,用以资料处理; 至少一NAND型快闪记忆体单元,具有单元介面,用以 资料贮存;以及 快闪记忆体控制器,用以控制存取NAND型快闪记忆 体单元,具有连接至主机端装置之主机端介面的第 一介面,与连接至NAND型快闪记忆体单元之单元介 面的第二介面, 其中第一介面与快闪记忆体单元之单元介面相同, 第二介面与主机端装置的主机端介面相同。 2.如申请专利范围第1项所述之整合式资料处理系 统,其中第一介面与第二介面为NAND型快闪记忆体 介面。 3.如申请专利范围第1项所述之整合式资料处理系 统,其中快闪记忆体控制器之第一介面支援复数个 NAND型快闪介面讯号,包含晶片致能讯号/CE、命令 闩锁讯号CLE、位址闩锁讯号ALE、资料读取控制讯 号/RE、资料写入控制讯号/VVE、写入保护讯号/WP、 晶片状态讯号R/B、以及复数个资料输出入讯号I/O0 ~7。 4.如申请专利范围第1项所述之整合式资料处理系 统,其中快闪记忆体控制器之第一介面与第二介面 支援复数个NAND型快闪介面讯号,包含晶片致能讯 号/CE,命令闩锁讯号CLE、位址闪锁讯号ALE、资料读 取控制讯号/RE、资料写入控制讯号/WE、写入保护 讯号/WP、晶片状态讯号R/B、以及复数个资料输出 入讯号I/O0~7。 5.如申请专利范围第3项所述之整合式资料处理系 统,其中快闪记忆体控制器与NAND型快闪记忆体单 元形成基板阵列矩阵封装(Land Grid Array,LGA)、薄型 小尺寸封装(Thin Small Out-line Package, TSOP)、或晶片 直接封装(Chip on Board, COB)封装标准之单一封装晶 片。 6.如申请专利范围第5项所述之整合式资料处理系 统,其中封装晶片包括15个接脚,每一个接脚对应复 数个NAND型快闪介面讯号的其中一个。 7.如申请专利范围第5项所述之整合式资料处理系 统,其中封装晶片之接脚数与NAND型快闪记忆体单 元之接脚数相同。 8.如申请专利范围第1项所述之整合式资料处理系 统,其中主机端装置包含NAND型快闪控制模组,当主 机端装置连接至快闪记忆体控制器时,使得主机端 装置中的NAND型快闪控制模组失效。 9.如申请专利范围第1项所述之整合式资料处理系 统,其中整合式资料处理系统包含全球卫星定位系 统(GLOBAL POSITIONING SYSTEM, GPS)、个人数位助理( PERSONAL DIGITAL ASSISTANT, PDA)、MP3播放装置、以及可 携式媒体播放装置(PORTBLE MEDIA PLAYER, PMP)。 10.一种整合式快闪记忆体系统,用于具有主机端介 面之主机端装置,包含: 至少一NAND型快闪记忆体单元,具有单元介面,用以 资料贮存;以及 双NAND型快闪介面记忆体控制器,用以控制存取NAND 型快闪记忆体单元,具有连接至主机端装置之主机 端介面的第一介面,以及连接至NAND型快闪记忆体 单元之单元介面的第二介面, 其中双NAND型快闪介面记忆体控制器与NAND型快闪 记忆体单元封装为单一晶片。 11.如申请专利范围第10项所述之整合式快闪记忆 体系统,其中封装晶片依据基板阵列矩阵封装(Land Grid Array,LGA)、薄型小尺寸封装(Thin Small Out-line Package, TSOP)、或晶片直接封装(Chip on Board, COB)之标 准封装。 12.如申请专利范围第10项所述之整合式快问记忆 体系统,其中双NAND型快闪介面记忆体控制器之第 一介面以及第二介面支援复数个NAND型快闪介面讯 号,包含晶片致能讯号/CE、命令闩锁讯号CLE、位址 闩锁讯号ALE、资料读取控制讯号/RE、资料写入控 制讯号/WE、写入保护讯号/WP、晶片状态讯号RB、 以及复数个资料输出入讯号I/O0~7。 13.如申请专利范围第12项所述之整合式快闪记忆 体系统,其中封装晶片包括15个接脚,每一个接脚对 应复数个NAND型快闪介面讯号的其中一个。 14.如申请专利范围第10项所述之整合式快闪记忆 体系统,其中封装晶片之接脚数与NAND型快闪记忆 体单元之接脚数相同。 15.如申请专利范围第10项所述之整合式快闪记忆 体系统,其中主机端装置包含NAND型快闪控制模组, 当主机端装置连接至快闪记忆体控制器时,使得主 机端装置中的NAND型快闪控制模组失效。 16.如申请专利范围第10项所述之整合式快闪记忆 体系统,其中整合式快闪记忆体系统包含全球卫星 定位系统(GLOBAL POSITIONING SYSTEM, GPS)、个人数位助 理(PERSONAL DIGITAL ASSISTANT, PDA)、MP3播放装置、以及 可携式媒体播放装置(PORTBLE MEDIA PLAYER, PMP)。 17.一种NAND型快闪记忆体控制器,用以与具有主机 端介面之主机端装置和具有NAND型快闪记忆体装置 端介面之NAND型快闪记忆体单元通讯,包含: NAND型快闪记忆体装置端介面,连接至主机端装置 之主机端介面; NAND型快闪记忆体主机端介面,连接至NAND型快闪记 忆体单元之NAND型快闪记忆体装置端介面;以及 NAND型快闪记忆体控制模组,控制NAND型快闪记忆体 单元的存取, 其中主机端装置藉由NAND型快闪记忆体控制模组来 存取NAND型快闪记忆体单元。 18.如申请专利范围第17项所述之NAND型快闪记忆体 控制器,其中NAND型快闪记忆体主机端介面与主机 端装置之主机端介面相同。 19.如申请专利范围第17项所述之NAND型快闪记忆体 控制器,其中NAND型快闪记忆体主机端介面与主机 端装置之主机端介面相同,NAND型快闪记忆体控制 器之NAND型快闪记忆体装置端介面与NAND型快闪记 忆体单元之NAND型快闪记忆体装置端介面相同。 20.如申请专利范围第17项所述之NAND型快闪记忆体 控制器,其中NAND型快闪记忆体控制器之NAND型快闪 记忆体装置端介面支援复数个NAND型快闪介面讯号 ,包含晶片致能讯号/CE、命令闩锁讯号CLE、位址闩 锁讯号ALE、资料读取控制讯号/RE、资料写入控制 讯号/WE、写入保护讯号/WP、晶片状态讯号R/B、以 及复数个资料输出入讯号I/O0~n。 21.如申请专利范围第17项所述之NAND型快闪记忆体 控制器,其中NAND型快闪记忆体主机端介面支援复 数个NAND型快闪介面讯号,包含晶片致能讯号/CE、 命令闩锁讯号CLE、位址闩锁讯号ALE、资料读取控 制讯号/RE、资料写入控制讯号/WE、写入保护讯号/ WP、晶片状态讯号R/B、以及复数个资料输出入讯 号I/O0~n。 22.如申请专利范围第17项所述之NAND型快闪记忆体 控制器,其中NAND型快闪记忆体控制器之NAND型快闪 记忆体主机端介面与NAND型快闪记忆体装置端介面 支援复数个NAND型快闪介面讯号,包含晶片致能讯 号/CE、命令闩锁讯号CLE、位址闩锁讯号ALE、资料 读取控制讯号/RE、资料写入控制讯号/WE、写入保 护讯号/WP、晶片状态讯号R/B、以及复数个资料输 出入讯号I/O0~n。 图式简单说明: 图1揭示习知用以整合USB介面之记忆卡以及记忆卡 之转接器; 图2揭示为主机端装置所控制之习知快闪记忆体系 统; 图3揭示本创作较佳实施例之整合式快闪记忆体系 统; 图4揭示本创作另一较佳实施例之整合式快闪记忆 体系统; 图5揭示本创作之依据48接脚LGA标准封装之整合式 快闪记忆体系统;以及 图6揭示本创作之依据48接脚TSOP1标准封装之整合 式快闪记忆体系统。 |
