| 摘要 |
本发明系关于一种加法器，尤其是关于一种使用冲突逻辑(conflict logic)之数位加法器，特征为前述加法器至少具有一进位(carry out)电路，以及一和(sum)电路，用以接收至少一第一运算位元、一第二运算位元、与一进位输入(carry in)位元，分别产生一进位输出(carry out)位元与一和(sum)输出位元。前述进位电路至少包括一第一强路径(strong path)与一第一弱路径(weak)，两者直接耦合，经过一第一反相器产生进位输出。而前述和电路至少包括一第二强路径(strong path)与一第二弱路径(weakpath)，前述第二强路径经过一由前述进位输入讯号控制之电晶体与前述第二弱路径耦合，再经过一第二反相器产生和输出。此一利用冲突逻辑与直接耦合之方式，可以减少所使用之电晶体数目，减少面积成本。 |
