| 主权项 |
1.一种用于加宽一资料I/O窗口之半导体记忆体装 置,其包括: 一缓冲驱动块,其用于响应一加法延迟信号及一CAS 延迟信号,产生一缓冲驱动信号,其中该缓冲驱动 信号之一启动周期系根据该加法延迟信号及一经 延迟之加法延迟信号之组合而确定;及 一资料缓冲器,其用于在该缓冲驱动信号之一启动 时,接收一外部资料。 2.如请求项1之半导体记忆体装置,其中该缓冲驱动 块包括: 一第一脉冲产生块,其用于根据该加法延迟信号及 该等经延迟之加法信号之一组合,产生复数个脉冲 ,且响应该CAS延迟信号,将该复数个脉冲中的一个, 输出为一写延迟信号;及 一第二脉冲产生块,其用于延迟该等脉冲,且根据 该等经延迟脉冲之一组合,产生该缓冲驱动信号。 3.如请求项2之半导体记忆体装置,其中该缓冲驱动 块进一步包括: 一资料选通信号产生块,其用于响应复数个控制信 号,控制该缓冲驱动信号。 4.如请求项2之半导体记忆体装置,其中该第一脉冲 产生块包括: 一第一延迟单元,其用于藉由延迟该加法延迟信号 ,产生复数个CAS延迟信号,其中该加法延迟信号系 自一行指令之一输入起,经过一对应之加法延时(AL )时间后启动; 一脉冲宽度扩展单元,其用于扩展该复数个CAS延迟 信号之一启动周期;及 一选择单元,其用于响应一CL指示信号,将该脉冲宽 度扩展单元之多个输出中的一个输出,输出为该写 延迟信号。 5.如请求项4之半导体记忆体装置,其中该第二脉冲 产生块包括: 一第二延迟单元,其具有串联连接之一第一至一第 三锁存器单元,其中每一锁存器单元皆将一先前锁 存器单元之一输出延迟一个时脉,且该第一锁存器 单元接收该写延迟信号;及 一输出单元,其用于藉由对该第一至该第三锁存器 单元之输出实施一逻辑运算,来产生该缓冲驱动信 号。 6.如请求项5之半导体记忆体装置,其中该第一延迟 单元包括串联连接之一第四至一第七锁存器单元, 每一锁存器单元皆用于与一时脉信号同步地接收 一先前锁存器单元之一输出,其中第四锁存器单元 接收该加法延迟信号,且该第四至该第七锁存器单 元分别产生一第一至一第四CAS延迟信号。 7.如请求项6之半导体记忆体装置,其中每一锁存器 单元包括: 一第一输送闸,其用于当该时脉信号处于一逻辑高 位准时,输送一输入信号; 一第一锁存器,其用于当该时脉信号处于一逻辑低 位准时,锁存该第一输送闸之一输出; 一第二输送闸,其用于当该时脉信号处于一逻辑低 位准时,输送该第一锁存器之一输出; 一第二锁存器,其用于当该时脉信号处于一逻辑高 位准时,锁存该第二输送闸之一输出。 8.如请求项7之半导体记忆体装置,其中每一锁存器 包括一三态反相器及一反相器。 9.如请求项8之半导体记忆体装置,其中该脉冲宽度 扩展单元包括: 一第一NOR闸,其用于接收该加法延迟信号及该第一 CAS延迟信号; 一第二NOR闸,其用于接收该第一及该第二CAS延迟信 号; 一第三NOR闸,其用于接收该第二及该第三CAS延迟信 号; 一第四NOR闸,其用于接收该第三及该第四CAS延迟信 号。 10.如请求项9之半导体记忆体装置,其中该选择单 元包括复数个输送闸,以选择该加法延迟信号及该 等第一至该四CAS延迟信号中的一个,且响应该CL指 示信号。输出该选定之信号。 11.如请求项4之半导体记忆体装置,其中该资料选 通信号产生单元包括: 一信号输入单元,其用于接收该复数个控制信号; 一信号产生单元,其用于响应该缓冲驱动信号及该 信号输入单元之一输出,产生一信号;及 一信号输出单元,其用于藉由锁存并反转该信号产 生单元之一输出,来输出该缓冲驱动信号。 12.如请求项10之半导体记忆体装置,该资料缓冲器 包括一差分放大器,其用于接收该缓冲驱动信号作 为一偏压电压,及用于接收一参考电压及该外部资 料作为一差分输入,藉以输出一内部资料。 图式简单说明: 图1系一显示一习用半导体记忆体装置之方块图; 图2系一显示图1中所示CL计数单元之示意性电路图 ; 图3系一图1中所示之驱动信号产生器; 图4系一显示图1中所示习用半导体记忆体装置之 一运作之波形图; 图5A及5B系波形图,其显示根据一时脉周期时间之 资料选通信号之启动定时; 图6系一显示根据本发明之一CL(CAS延时)计数单元 之示意性电路图; 图7系一显示根据本发明之一驱动信号产生器之示 意性电路图; 图8系一显示根据本发明之一资料选通信号产生器 之示意性电路图; 图9系一显示根据本发明之一资料缓冲器之示意性 电路图; 图10系一显示根据本发明之半导体记忆体装置之 一运作之波形图。 |
