| 主权项 |
1.一种形成快闪记忆体元件之浮置闸的方法,该方 法包括: 形成一第一介电层于一基材上,该基材具有至少一 闸极区; 移除位于该闸极区之该第一介电层; 形成一闸极介电层于该闸极区之该基材上; 沉积一导电层于该闸极介电层上; 沉积一罩幕层于该导电层上; 形成导电间隙壁于该导电层与该罩幕层之侧壁上, 其中该间隙壁垂直延伸至该导电层之顶面上;以及 蚀刻去除该罩幕层,以完成该浮置闸。 2.如申请专利范围第1项所述之方法,其中该第一介 电层系经由该基材之热氧化作用而形成。 3.如申请专利范围第1项所述之方法,其中该闸极介 电层系经由该基材之热氧化作用而形成。 4.如申请专利范围第1项所述之方法,其中该第一与 第二导电层包括多晶矽。 5.如申请专利范围第1项所述之方法,更包括下列步 骤: 形成一第二介电层于该浮置闸与该基材上; 形成一第三导电层于该第二介电层上;以及 图案化该第三导电层,以形成一控制闸于该浮置闸 上。 6.如申请专利范围第5项所述之方法,其中该控制闸 的一部份位于该基材上,而不是在该浮置闸上。 7.如申请专利范围第6项所述之方法,更包括植入离 子至该基材,以形成掺杂区邻近该控制闸与该浮置 闸。 8.一种形成一快闪记忆体元件的方法,该方法包括: 形成一第一介电层于一基材上,该基材具有至少一 闸极区; 移除位于该闸极区之该第一介电层; 形成一闸极介电层于该闸极区之该基材上; 沉积一第一导电层于该闸极介电层上; 沉积一罩幕层于该第一导电层上; 蚀刻该罩幕层与该第一导电层; 沉积一第二导电层于该罩幕层、该第一导电层与 该基材上; 向下蚀刻该第二导电层,以形成间隙壁于该第一导 电层与该罩幕层之侧壁上,其中该间隙壁垂直延伸 至该第一导电层之顶面上; 蚀刻去除该罩幕层,以完成该浮置闸; 形成一第二介电层于该浮置闸与该基材上; 形成一第三导电层于该第二介电层上;以及 图案化该第三导电层,以形成一控制闸于该浮置闸 上。 9.如申请专利范围第8项所述之方法,其中该第一介 电层系经由该基材之热氧化作用而形成。 10.如申请专利范围第8项所述之方法,其中该闸极 介电层系经由该基材之热氧化作用而形成。 11.如申请专利范围第8项所述之方法,其中该第一 与第二导电层包括多晶矽。 12.如申请专利范围第8项所述之方法,其中该控制 闸的一部份位于该基材上,而不是在该浮置闸上。 13.如申请专利范围第12项所述之方法,更包括植入 离子至该基材,以形成掺杂区邻近该控制闸与该浮 置闸。 14.一种快闪记忆体元件,包括: 一基材,具有至少一闸极区; 一介电层位于该基材上,位于该闸极区上之该介电 层的厚度小于位于其他区域之该介电层之厚度; 一浮置闸,位于该基材上,其中该浮置闸包括: 一导电层,位于该闸极区上;以及 导电间隙壁,邻近及接触该导电层,其中该间隙壁 垂直延伸至该导电层上面;以及 一控制闸,位于该浮置闸上,且二者之间具有一第 二介电层。 15.如申请专利范围第14项所述之元件,其中该导电 层包括多晶矽。 16.如申请专利范围第14项所述之元件,其中该控制 闸的一部份位于该基材上,而不是在该浮置闸上。 17.如申请专利范围第16项所述之元件,更包括邻近 该控制闸与该浮置闸之掺杂区。 图式简单说明: 第1图至第6图为习知的快闪EEPROM记忆体元件与形 成方法;以及 第7图至第16图是本发明之一较佳实施例。 |
