| 主权项 |
1.一种沟槽型堆叠闸极式快闪记忆体,包括: 一半导体基底具有一沟槽; 一导电层,位于该沟槽底部; 一对源极区域,位于该沟槽两侧壁之半导体基底中 且经该导电层形成电性接触; 一源极隔离层,位于该导电层上; 一隧穿氧化层,位于该源极隔离层上之该沟槽侧壁 上; 一U型浮置闸极,位于该沟槽内之该源极隔离层上 并与该隧穿氧化层连接; 一对控制闸极间隙壁,位于该U型浮置闸极两侧壁 之垂直部位上并与该垂直部位等宽; 一U型闸极间介电层,位于该控制闸极间隙壁与该U 型浮置闸极上; 一控制闸极,位于该U型闸极间介电层间;以及 一汲极区域,位于该沟槽邻近之该半导体基底中。 2.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该半导体基底为一p型半导体矽 基底。 3.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中于该导电层下方更包括一底绝缘 层。 4.如申请专利范围第3项所述之沟槽型堆叠闸极式 快闪记忆体,其中该底绝缘层材质为二氧化矽。 5.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该导电层材质为含n型掺质(dopant) 之复晶矽。 6.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该源极隔离层材质为二氧化矽。 7.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该隧穿氧化层材质为二氧化矽。 8.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该U型浮置闸极与该控制闸极的 材质为含n型掺质(dopant)之复晶矽。 9.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该U型闸极间介电层材质为二氧 化矽。 10.如申请专利范围第1项所述之沟槽型堆叠闸极式 快闪记忆体,其中该等控制闸极间隙壁材质为二氧 化矽。 11.一种沟槽型堆叠闸极式快闪记忆体的制造方法, 包括下列步骤: 提供一半导体基底; 形成复数个长沟槽,位于该半导体基底内且沿一第 一方向排列且互为平行; 形成一对源极区域及一导电层于该长沟槽内,该源 极区域位于该长沟槽两侧壁外之半导体基底中并 经由位于该长沟槽底部之该导电层以形成电性接 触; 形成一源极隔离层于该等导电层上; 形成一隧穿氧化层于该长沟槽之两侧壁上; 形成一U型浮置闸极于该源极隔离层上并与该隧穿 氧化层连接; 形成一对控制闸极间隙壁于该U型浮置闸极两侧壁 之垂直部位上并与该垂直部位等宽; 形成一U型闸极间介电层于该控制闸极间隙壁与该 U型浮置闸极上; 形成一控制闸极于该U型闸极间介电层间; 形成复数个长条状之浅沟槽隔离区域(STI),沿一第 二方向排列且互为平行之以定义出复数个记忆胞 沟槽;以及 形成一汲极区域于该等记忆胞沟槽邻近之半导体 基底中。 12.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该第一方向与该第 二方向互为垂直。 13.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该半导体基底为P 型半导体矽基底。 14.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中于该半导体基底内 形成复数个长沟槽前更包括于该半导体基底上形 成一垫氧化层及一罩幕层。 15.如申请专利范围第14项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该垫氧化层材质为 二氧化矽。 16.如申请专利范围第14项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该罩幕层材质为氮 化矽。 17.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中形成一对源极区域 及一导电层于该长沟槽内前更包括形成一底绝缘 层于该长沟槽底部。 18.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,形成一对源极区域及一 导电层于该长沟槽内的步骤包括: 沉积一源极材料层材料并沟填(gap-fill)于该长沟槽 内; 凹蚀(recess)该长沟槽内之该源极材料层材料,最后 于该长沟槽内形成一源极材料层; 进行一高温热逐出(drive out)制程以形成一源极区 域于该长沟槽两侧壁外之该半导体基底中;以及 更凹蚀(recess)长沟槽中之该源极材料层材料以形 成一导电层于该长沟槽底部以提供该等源极区域 间之电性接触。 19.如申请专利范围第18项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该源极材料层材质 为含n型掺质(dopant)之复晶矽。 20.如申请专利范围第19项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该含n型掺质(dopant) 之复晶矽为含砷(As)之复晶矽。 21.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中形成一隧穿氧化层 于该长沟槽之两侧壁上前尚包括对该长沟槽侧壁 进行之临界电压植入(Vt implant)之制程。 22.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,形成一U型浮置闸极于 该源极隔离层上并与该隧穿氧化层连接的步骤包 括: 沉积一顺应性的浮置闸极材料于该长沟槽内; 沉积一蚀刻保护层材料并沟填于该长沟槽内; 凹蚀该长沟槽内之该蚀刻保护层材料,最后于该长 沟槽内形成位于该浮置闸极材料上之一蚀刻保护 层;以及 去除该蚀刻保护层以外之该浮置闸极材料最后形 成一位于该源极隔离层上并与该隧穿氧化层连接 之U型浮置闸极。 23.如申请专利范围第22项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该蚀刻保护层材质 为硼矽玻璃(BSG)。 24.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,形成一对控制闸极间隙 壁于该U型浮置闸极两侧壁之垂直部位上并与该垂 直部位等宽的步骤包括: 沉积一顺应性的控制闸极间隙壁材料于该长沟槽 内; 回蚀该顺应性的控制闸极间隙壁材料并蚀刻停止 于长沟槽之该蚀刻保护层以于该长沟槽内形成一 对控制闸极间隙壁位于该U型浮置闸极两侧壁之垂 直部位上并与该垂直部位等宽;以及 去除该长沟槽内该蚀刻保护层。 25.如申请专利范围第24项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中去除该蚀刻保护层 的方法为湿蚀刻法。 26.如申请专利范围第25项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该控制闸极间隙壁 材质为二氧化矽。 27.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中形成复数个长条状 之浅沟槽隔离区域(STI),沿一第二方向排列且互为 平行之以定义出复数个记忆胞区域的步骤包括; 利用微影及蚀刻程序定义出沿一第二方向排列且 互为平行之复数个长条状之浅沟槽隔离区域(STI), 以定义出复数个记忆胞区域并于该等浅沟槽隔离 区域(STI)内并蚀刻停止于该源极隔离层上; 沉积一隔离层并填入该浅隔离沟槽区域(STI)内;以 及 利用该罩幕层为化学机械研磨停止层(CMP stop layer) 将表面平坦化以形成该等长条状之浅沟槽隔离区 域(STI)。 28.如申请专利范围第27项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该隔离层材质为二 氧化矽。 29.如申请专利范围第27项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中沉积该隔离层之方 法为高密度电浆化学气相沉积法(HDP CVD)。 30.如申请专利范围第11项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中形成一汲极区域于 该等记忆胞沟槽邻近之半导体基底中之步骤包括: 去除记忆胞沟槽邻近之该罩幕层; 进行汲极区域离子植入; 进行一热退火制程以形成汲极区域于记忆胞沟槽 邻近之半导体基底中; 去除该汲极区域上方区域之该垫氧化层; 沉积一第二隔离层并填入该汲极区域上方区域内; 以及 进行一平坦化制程以平坦化该晶圆表面。 31.如申请专利范围第30项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该汲极区域植入离 子为n型离子。 32.如申请专利范围第31项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中该汲极区域植入离 子为砷(As)离子。 33.如申请专利范围第30项所述之沟槽型堆叠闸极 式快闪记忆体的制造方法,其中沉积该第二隔离层 之方法为低压化学气相沉积法(LPCVD)。 图式简单说明: 第1图系依据本发明之沟槽型堆叠闸极式快闪记忆 体的上视图。 第2a图系对应于本发明较佳实施例之制程流程剖 面图3a、图4a之制程上视图。 第2b图系对应于本发明较佳实施例之制程流程剖 面图3j、图4j之制程上视图。 第3a~第3l图系根据本发明较佳实施例之沟槽型堆 叠闸极式快闪记忆体中沿A~A'切线之制程流程剖面 图。 第4a~第4l图系根据本发明较佳实施例之沟槽型堆 叠闸极式快闪记忆体中沿B~B'切线之制程流程剖面 图。 |
