多采样SIGMA－DELTA模／数变换器

摘要

利用单环路或MASH结构的一种带通∑ΔADC，其中，将谐振器实现成延迟单元谐振器，基于延迟元件的谐振器，前向欧拉谐振器，双通路交错谐振器，或四路交错谐振器。可用模拟电路技术，例如有源RC，gm-C，MOSFET-C，开关电容器，或开关电流，来综合所述谐振器。可用单采样，双采样，或多采样电路设计所述开关电容器或所述开关电流电路。使用开关电容器电路的∑ΔADC的非严格要求允许在CMOS处理中实现所述ADC，以使成本降低到最少，并减小功耗。双采样电路改善了匹配性能，并改善了对采样时钟抖动的容忍度。特别地，带通MASH 4-4∑ΔADC对CDMA应用中，在32的过采样率上提供85dB的仿真信噪比。所述带通∑ΔADC也可与欠采样一起使用，以提供下变频。

主权项

权利要求书1.一种sigma-delta模/数变换器，其特征在于，包括：至少一条环路，每条环路配置成接收环路输入信号，并提供环路输出信号，每条环路包括：至少一个环路段，每个环路段包括N条信号通路，其中，在某一环路段中的每条信号通路由一组时钟信号计时，该组时钟信号的相位与该环路段中其余信号通路的时钟信号相位不同，以及耦合到所述至少一个环路段中的一个环路段的量化器，所述量化器配置成接收并量化来自最后一个环路段的信号，以提供所述环路输出信号，其中该组时钟信号包括：具有第一相位的第一时钟信号；具有第二相位的第二时钟信号；具有第三相位并与所述第一时钟信号互补的第三时钟信号；具有第四相位并与所述第二时钟信号互补的第四时钟信号。