| 主权项 |
1.一种静电放电保护装置,包括: 一第一导电型基底; 一第二导电型井区,形成于该基底中; 一第二导电型第一扩散区,形成于该基底中; 一闸极,用以控制该第二导电型第一扩散区与该井 区之电性连接,该闸极、该第二导电型第一扩散区 与该井区构成一场效电晶体(field effect transistor); 一第二导电型第二扩散区,形成于该井区中,作为 该井区之电接触点;以及 一第一导电型第一扩散区,形成于该井区中,位于 该第二导电型第二扩散区与该闸极之间,其中,该 第一导电型第一扩散区、该井区、该基底以及该 第二导电型第一扩散区组成一寄生的矽控整流器 。 2.如申请专利范围第1项所述之静电放电保护装置, 其中,该静电放电保护装置另包含有一第一导电型 第二扩散区,形成于该基底中,作为该基底之电接 触点。 3.如申请专利范围第2项所述之静电放电保护装置, 其中,该第一导电型为P型,该第二导电型为N型。 4.如申请专利范围第3项所述之静电放电保护装置, 其中,该第二导电型第一扩散区及该第一导电型第 二扩散区在正常操作下,系连接一第一电源线。 5.如申请专利范围第1项所述之静电放电保护装置, 其中,该第一导电型为N型,该第二导电型为P型。 6.如申请专利范围第5项所述之静电放电保护装置, 其中,该第二导电型第一扩散区及该第一导电型第 二扩散区在正常操作下,系连接一第二电源线。 7.如申请专利范围第1项所述之静电放电保护装置, 更包括一场氧化区,位于该闸极与该第一导电型第 一扩散区之间。 8.如申请专利范围第7项所述之静电放电保护装置, 其中,该场氧化区系由STI或LOCOS制程所形成。 9.如申请专利范围第1项所述之静电放电保护装置, 其中,更包括一场氧化区,位于该第一导电型第二 扩散区与该第二导电型第一扩散区之间。 10.如申请专利范围第1项所述之静电放电保护装置 ,其中,更包括一虚置闸极,形成于该第一导电型第 一扩散区与该第二导电型第二扩散区之间。 11.如申请专利范围第1项所述之静电放电保护装置 ,其中,该第一导电型第一扩散区接触该第二导电 型第二扩散区。 图式简单说明: 第1图为矽控整流器之IV曲线图。 第2图为习知ESD防护元件之剖面示意图。 第3图为具有本发明之ESD保护装置的一耐高电压 NMOS之剖面示意图。 第4图为具有本发明之ESD保护装置的一耐高电压 NMOS之第二实施例剖面示意图。 第5图为具有本发明之ESD保护装置的一耐高电压 NMOS之第三实施例剖面示意图。 第6图为具有本发明之ESD保护装置的一耐高电压 PMOS之第一实施例剖面示意图。 第7图为具有本发明之ESD保护装置的一耐高电压 PMOS之第二实施例剖面示意图。 第8图为具有本发明之ESD保护装置的一耐高电压 PMOS之第三实施例剖面示意图。 |
