一种累加分频器

摘要

本发明公开了一种累加分频器，包括累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，加法器的输出端与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端相连，加法器用于接收从累加分频器外部输入的加数及寄存器保持的值，对其两者进行加法运算，并将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，进位输出触发器用于保持并输出加法器的进位输出信号，累加分频器的输出信号为寄存器的最高比特的输出信号。本发明的技术方案大幅度提高了时钟数字分频后的精度，同时满足高时钟频率的分频要求。

主权项

1、一种累加分频器，其特征在于：包括累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，加法器用于对从累加分频器外部输入的加数及寄存器保持的值进行加法运算，并在时钟信号的控制下，将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，累加分频器的输出信号为寄存器的最高比特的输出信号。