| 主权项 |
1.一金氧半导体电路布局,包含: 一矽基底,该矽基底中有导体载子掺杂; 一半导体元件,该半导体元件具有一端点,系电连 接该矽基底; 一场氧化层,系形成于矽基底上与该半导体元件端 点间隔位置,用以于该场氧化层与该半导体元件间 形成一工作区; 一多重保护层,系覆盖于该工作区上;以及 一嵌入掺杂层,形成在该场氧化层以及该矽基底之 间,并邻近该工作区,其中该工作区提供一介于该 半导体元件与该嵌入掺杂层间的截面崩溃路径以 增加该半导体元件的截面崩溃电压。 2.如申请范围第1项所述之金氧半导体电路布局,更 包含一嵌入掺杂层,其系形成于该场氧化层与该矽 基底之间与该工作区之上,该嵌入掺杂层位于该场 氧化层之下,该N-P接面端点邻近区域与该基底的浓 度被提高,以防止该N-P接面出现穿通效应。 3.如申请范围第2项所述之金氧半导体电路布局,其 中该多重保护层于覆盖该半导体元件前先覆盖该 矽基底,使该多重保护层嵌入该矽基底与该矽基底 电性连接,以提供经由该半导体元件至该多重保护 层最后到达该嵌入掺杂层的崩溃路径,用以增加该 半导体元件的崩溃电压。 4.如申请范围第3项所述之金氧半导体电路布局,其 中该嵌入掺杂层之掺杂元素为硼元素,具有一P型 嵌入层,系覆盖于该场氧化层与该矽基底之间,该 嵌入掺杂层位于该场氧化层之下部分与该N-P接面 端点邻近区域的浓度被提高。 5.如申请范围第1项所述之金氧半导体电路布局,其 中该半导体元件端点为N型掺杂且该端点可为该半 导体元件中的一源极端或一集极端。 6.如申请范围第4项所述之金氧半导体电路布局,其 中该半导体元件端点为N型掺杂且该端点可为该半 导体元件中的一源极端或一集极端。 7.如申请范围第1项所述之金氧半导体电路布局,其 中该矽基底为N形井(N-well)基底。 8.如申请范围第6项所述之金氧半导体电路布局,其 中该矽基底为P形井(P-well)基底。 9.如申请范围第7项所述之金氧半导体电路布局,其 中该N-P接面的崩溃电压约略为14伏特。 10.如申请范围第8项所述之金氧半导体电路布局, 其中该N-P接面的崩溃电压约略为14伏特。 11.如申请范围第3项所述之金氧半导体电路布局, 其中该嵌入掺杂层之掺杂元素为磷元素,具有一N 型嵌入层,系覆盖于该场氧化层与该矽基底之间, 该嵌入掺杂层位于该场氧化层部分与该N-P接面端 点邻近区域的浓度被提高。 12.如申请范围第1项所述之金氧半导体电路布局, 其中该半导体元件端点为P型掺杂且该端点可为该 半导体元件中的一源极端或一集极端。 13.如申请范围第11项所述之金氧半导体电路布局, 其中该半导体元件端点为P型掺杂且该端点可为该 半导体元件中的一源极端或一集极端。 14.如申请范围第1项所述之金氧半导体电路布局, 其中该矽基底为N形井(N-well)基底。 15.如申请范围第13项所述之金氧半导体电路布局, 其中该矽基底为N形井(N-well)基底。 16.如申请范围第14项所述之金氧半导体电路布局, 其中该N-P接面的崩溃电压约略为13伏特。 17.如申请范围第15项所述之金氧半导体电路布局, 其中该N-P接面的崩溃电压约略为13伏特。 18.如申请范围第1项所述之金氧半导体电路布局, 其中该多重保护层系覆盖该工作区与该半导体元 件端点上,该多重保护层用于阻隔该金氧半导体电 路布局中的静电放电效应以避免于该金氧半导体 电路布局中使用前述静电保护电路。 19.如申请范围第10项所述之金氧半导体电路布局, 其中该多重保护层系覆盖该工作区与该半导体元 件端点上,该多重保护层用于阻隔该金氧半导体电 路布局中的静电放电效应以避免于该金氧半导体 电路布局中使用前述静电保护电路。 20.如申请范围第17项所述之金氧半导体电路布局, 其中该多重保护层系覆盖该工作区与该半导体元 件端点上,该多重保护层用于阻隔该金氧半导体电 路布局中的静电放电效应以避免于该金氧半导体 电路布局中使用前述静电保护电路。 图式简单说明: 第1图为一习知的N型金氧半导体电路布局示意图 。 第2图为一包含静电放电保护的习知金氧半导体电 路布局示意图。 第3图为本发明最佳实施例中之N型金氧半导体电 路布局示意图。 第4图为本发明最佳实施例中之P型金氧半导体电 路布局示意图。 第5图为本发明最佳实施例中之金氧半导体方块示 意图。 |
