| 主权项 |
1.一种数位信号处理电路,其主要系针对一输入了自记录媒体所读取,而被数位化的1位元串列形式的位元资料与同步于该资料而生成之周期f(f为自然数)的位元时脉,根据(fn)周期的读取时脉而传送在将上述位元资料进行串列-并列转换成n位元(n为自然数)后的读取资料,而针对出包含在该n位元读取资料中被传送之i位元(i为自然数)的同步形态与h个(h为自然数)经解码处理之单位j位元(j为自然数)所构成的1个图框资料进行同步形态检测以及解调处理之数位信号处理电路,其特征在于:包含具有(fn)周期的时脉,在每次相当于1个图框之资料量转送的(i+jh)/n个时脉,会检测同步形态,且将该检测结果加以输出的同步形态检测电路。2.如申请专利范围第1项之数位信号处理电路,解调处理的方式系一将j位元解调成k位元(j,k为自然数)的方式,当到暂时用来记忆解调后之k位元单位之资料的记忆电路的转送单位为(kt)位元(t为自然数)时,则表示资料到解调电路之资料转送量之位元时脉的每单位时间的时脉数与表示到用来记忆解调后之资料之记忆体的资料转送量在每单位时间之转送次数的比例关系具有j:n/t的关系。3.如申请专利范围第1项之数位信号处理电路,解调处理的方式系一将j位元解调成k位元(j,k为自然数)的方式,当到暂时用来记忆解调后之k位元单位之资料的记忆电路的转送单位为(kt)位元(t为自然数)时,则表示资料到解调电路之资料转送量之位元时脉的每单位时间的时脉数与表示到用来记忆解调后之资料之记忆体的资料转送量在每单位时间之转送次数的比例关系具有j:n/t-j:n/(2t)的关系。4.一种数位信号处理电路,其主要系针对一输入了自记录媒体所读取,而被数位化的1位元串列形式的位元资料与同步于该资料而生成之周期f(f为自然数)的位元时脉,根据(fn)周期的读取时脉而传送在将上述位元资料进行串列-并列转换成n位元(n为自然数)后的读取资料,而针对出包含在该n位元读取资料中而被传送之i位元(i为自然数)的同步形态与h个(h为自然数)经解调处理之单位j位元(j为自然数)所构成的1个图框资料进行同步形态检测以及解调处理之数位信号处理电路,其特征在于:至少包含分别针对n位元的读取资料进行资料移位的n个移位暂存器;进行i位元之同步形态解码的n个解码电路;根据来自n个解码电路的检测状况来判定同步形态之检测情形的电路;用来选择进行解调之j位元(j为自然数)之移位暂存器之位元组合的电路;根据上述形态检测判定电路之判定输出而生成解调资料之锁存时序信号的锁存时序生成电路及;被连接到上述选择电路的输出,而针对所选择之j位元资料进行资料解调的解调电路,上述选择电路会根据自上述判定电路之n个解码电路中的1个所得到之同步形态的检出结果,而选择解调资料j位元之移位暂存器的位元组合,上述时序生成电路,则在上述判定电路每次判定检测出同步形态时,会更新锁存时间。5.如申请专利范围第4项之数位信号处理电路,至少将上述n个移位暂存器、n个同步形态解码器,用来判定同步形态之检测情形的判定电路、解调资料j位元的选择电路、锁存时序生成电路,以及解调电路设在同一个半导体晶片上。6.如申请专利范围第5项之数位信号处理电路,被输入到上述半导体晶片上的n个移位暂存器的n个位元资料,则根据(fn)的周期的位元时脉被传送,上述同步形态检测判定电路则具有在每接收到(i+jh)/n个(fn)周期的时脉时,会产生同步形态的检测输出的电路。7.如申请专利范围第5项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元(t为自然数)时,表示到资料之解调电路的资料转送量的位元时脉的每单位时间的时脉数与表示到用来记忆解调后资料之记忆电路的资料转送量在每单位时间的转送次数的比例关系,则具有j:n/t的关系。8.如申请专利范围第5项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元时,表示到资料之解调电路的资料转送量的位元时脉在每单位时间的时脉数与表示到用来记忆解调后资料之记忆电路的资料转送量之每单位时间的转送次数的比例关系,则具有j:n/t-j:n/(2t)的关系。9.一种数位信号处理电路,其主要系针对一输入自记录媒体所读取之被数位化之1位元串列形式的位元资料以及同步于该资料而生成之周期f(f为自然数)的位元时脉,将在将位元资料实施串列-并列转换成n个位元(n为自然数)后的读取资料,根据(fn)周期的读取时脉来传送,而针对由包含在该n个位元读取资料中被传送之上位l个位元(l为自然数)与对所有的同步形态为共用之下位m个位元(m为自然数)所构成的同步形态,以及h个(h为自然数)经解调处理之单位j个位元(j为自然数)的资料所构成的1个图框资料,进行同步形态的检测以及解调处理的数位信号处理电路,其特征在于:至少包括:对n个位元的读取资料进行资料移位的n个移位暂存器;对m个位元的下位同步形态进行解码的n个解码电路;对l个位元的上位同步形态进行解码的解码电路;根据来自n个解码电路的检测状况来判定下位同步形态检测情况的电路;选择用来进行l个位元之上位同步形态解码的电路;被连接到上述判定电路的输出,而生成解调资料之锁存时间的锁存时间生成电路及;针对由上述选择电路所选择的j个位元资料进行解调的电路,上述选择电路,则根据自上述判定电路中之n个下位解码电路中的1个所得到的下位同步形态的检出结果,来选择上位同步形态l个位元与解调资料j个位元的暂存器位元,上述锁存时间生成电路,在每次上述判定电路判定下位同步形态之检测情形时,会更新锁存时间。10.如申请专利范围第9项之数位信号处理电路,至少在同一个半导体晶片上设有上述n个移位暂存器、n个下位同步形态解码电路、上位同步形态解码电路,用来判定下位同步形态之检测情形的判定电路,上位同步形态1个位元的选择电路,解调资料j个位元的选择电路、锁存时间生成电路、以及解调电路。11.如申请专利范围第10项之数位信号处理电路,被输入到上述半导体晶片上之n个移位暂存器的n个位元资料,会根据(fn)周期的位元时脉来传送,而以在((1+m)+jh)/n个(fn)周期的时脉的周期有1次的比例,而得到同步形态的检测输出。12.如申请专利范围第10项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元(t为自然数)时,表示到资料之解调电路的资料转送量之位元时脉在每单位时间的时脉数与表示到用来记忆解调后资料之记忆电路的资料转送量在每单位时间的转送次数的比例关系则具有j:n/t的关系。13.如申请专利范围第10项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元时,则表示资料之解调电路的资料转送量之位元时脉在每单位时间的时脉数与表示到用来记忆解调后资料之记忆电路的资料转送量在每单位时间之转送次数的比例关系则具有j:n/t-j:n/(2t)的关系。14.一种数位信号处理电路,其主要系针对一在可以写入资料的记录媒体中,至少由表示被事先格式化之实体位址之先头位址,而由w个位元(w为自然数)所构成的多个位址标记、多个实体位址,在可以写入资料的领域内,表示资料区段之先头位址的r个位元(r为自然数)的区段同步形态,以及资料区段所构成,自记录了合计s个位元(s为自然数)之扇区单位的资料的记录媒体读取信号,而输入被数位化之1位元串列形式的位元资料以及同步于此而生成之周期f(f为自然数)的位元时脉,对上述位元资料进行串列一并列转换成n位元(n为自然数)后的读取资料,则根据(fn)的周期的位元时脉来传送,针对包含在该n个位元读取资料中被传送的w位元的位址标记与r位元之区段同步形态进行检测,且针对实体位址、资料区段,根据j位元单位进行资料解调之数位信号处理电路,其特征在于:至少包括有:对n位元读取资料进行资料移位的n个移位暂存器;对w位元的位址标记进行解码的n个第1解码电路;根据来自上述n个第1解码电路的检测状况,来判定位址标记检测情形的第1判定电路;自r位元开始进行区段同步形态之解码的第2解码电路;根据来自上述n个第2解码电路的检测状况,来判定区段同步形态检测情形的2判定电路;根据上述第1.第2判定电路的输出来选择用来进行j个位元之资料解调的移位暂存器位元的电路;根据上述第1.第2判定电路的输出而生成解调资料之锁存时间信号的电路及;针对由上述选择电路所选出之j位元资料进行解调的电路,上述选择电路,在上述位址标记检测之第1判定电路中,会根据自上述n个第1解码电路中的1个所得到之位址标记的检测结果,或是在上述区段同步形态检测之第2判定电路中,根据自n个上述第2解码电路中的1个所得到之区段同步形态的检测结果,来选择解调资料j位元的暂存器位元,上述锁存时间生成电路,在每次上述第1.第2判定电路判定形态之检测情形时,会更新锁存时间。15.如申请专利范围第14项之数位信号处理电路,至少在同一个半导体晶片上设置上述n个移位暂存器、n个位址标记第1解码电路、位址标记检测第1判定电路,对n个区段同步形态进行解码的第2解码电路,区段同步形态检测第2判定电路、解调资料j位元的选择电路、锁存时间生成电路,以及解调电路。16.如申请专利范围第15项之数位信号处理电路,包含被输入到上述半导体晶片上之n个移位暂存器的n位元资料,会根据(fn)的周期的位元时脉来传送,而在每经s/n个的(fn)周期的时脉时至少会针对多个被包含在1个扇区的位址标记检测1次的检测电路。17.如申请专利范围第15项之数位信号处理电路,包含被输入到上述半导体晶片上之n个移位暂存器的n位元资料,会根据(fn)的周期的位元时脉来传送,而在每经s/n値的(fn)周期的时脉时,会检测区段同步形态而加以输出的检测电路。18.如申请专利范围第15项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元(t为自然数)时,表示到资料之解调电路的资料转送量的位元时脉在每单位时间的时脉数与表示到用来记忆解调后之资料之记忆电路的资料转送量在每单位时间的转送次数的比例关系具有j:n/t的关系。19.如申请专利范围第15项之数位信号处理电路,解调处理的方式是一将j个位元解调成k个位元(j,k为自然数)的方式,而当到暂时记忆解调后之k个位元单位之资料的记忆电路的转送单位为(kt)个位元时,表示到资料之解调电路之资料转送量之位元时脉的每单位时间的时脉数与表示到用来记忆解调后资料之记忆电路的资料转送量之每单位时间之转送次数的比例关系则具有j:n/t-j:n/(2t)的关系。20.如申请专利范围第14项之数位信号处理电路,包含有:系一对包含在记录媒体上之记录领域中之区段同步形态进行解码的解码电路,至少针对r位元之区段同步形态,每p位元(P为自然数,p≦r)进行分割,将针对该分割的形态进行解码的r/p个解码电路与来自r/p个解码电路之解码输出相加,而输出q位元(q为自然数,q≦r/p)之加法结果的加法电路,以及将加法结果与事先所设定之q位元的检测位准进行比较,而输出区段同步形态之解码结果的比较电路。21.如申请专利范围第20项之数位信号处理电路,在至少将由上述r/p个解码电路,加法电路以及比较电路所构成之区段同步形态的解码电路设在半导体晶片上时,有关q位元之区段同步形态检测位准的设定,则是经由与用来控制半导体晶片之动作的系统控制器的介面电路,或是设在半导体晶片上的介面暂存器来设定。22.如申请专利范围第6项之数位信号处理电路,上述同步形态检测判定电路的检出输出电路,将取出用来判定同步形态的输出端子设在半导体晶片上。图式简单说明:第一图系表与本发明之第1实施例有关之数位信号处理电路之构成的方块图;第二图系表读取资料0.1之传送手法之一例的时序图。第三图系表本发明之第1实施例之相位对准电路与移位暂存器A、B之构成的一例的方块图。第四图系表在本发明之第1实施例中以读取资料0.1被传送之同步形态以及解调资料之传送状态之一例的说明图。第五图系表应用在本发明之第1.第2实施例,而被记录在光碟内之记录扇区之构成的说明图。第六图系表在第五图之记录扇区中所包含之同步形态之构成的方块图。第七图系表与本发明之第2实施例有关之数位信号处理电路之构成的方块图。第八图系表在本发明之第2实施例中以读取资料0.1.2.3被传送之同步形态以及解调资料之传送状态的一例的说明图。第九图系表在本发明之第2实施例中以读取资料0.1.2.3被传送之同步形态以及解调资料之传送状态的一例的说明图。第十图系表与本发明之第3实施例有关之数位信号处理电路的构成的方块图。第十一图系表应用在本发明之第3实施例而被记录在光碟内之扇区之构成的一例的说明图。第十二图系表与本发明之第3实施例中之PS形态之解码手法的一例的说明图。 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