| 主权项 |
1.一种画素电路,适用于一发光二极体显示面板,包 括: 一耦合控制电路,包括一第一电晶体以及一第二电 晶体,该第一电晶体具有一第一电晶体第一端、一 第一电晶体第二端以及一第一电晶体控制端,该第 一电晶体第一端耦接至一资料输入端,该第二电晶 体具有一第二电晶体第一端、一第二电晶体第二 端以及一第二电晶体控制端,该第二电晶体第一端 耦接至该第一电晶体控制端,该第二电晶体第二端 与该第一电晶体第二端耦接至一耦合输出端,该第 二电晶体控制端耦接至一扫描输入端,该资料输入 端接收一影像资料,该扫描输入端接收并根据一第 一扫描信号于该耦合输出端输出一耦合影像资料; 一重设电路,具有一重设输入端以及一重设输出端 ,该重设输入端接收一第二扫描信号,该重设输出 端耦接至该耦合输出端并根据该第二扫描信号输 出一重设电压; 一画素储存电路,接收该耦合影像资料/该重设电 压并产生一驱动电流;以及 一发光二极体电路,接收该驱动电流以便产生适当 之亮度。 2.如申请专利范围第1项所述之画素电路,其中该重 设电路包括一第三电晶体,该第三电晶体具有一第 三电晶体第一端、一第三电晶体第二端以及一第 三电晶体控制端,该第三电晶体第一端耦接至该重 设输出端,该第三电晶体第二端与该第三电晶体控 制端耦接至该重设输入端,以便接收该第二扫描信 号。 3.如申请专利范围第1项所述之画素电路,其中该重 设电路包括一第三电晶体,该第三电晶体具有一第 三电晶体第一端、一第三电晶体第二端以及一第 三电晶体控制端,该第三电晶体第一端耦接至该重 设输出端,该第三电晶体第二端耦接至一重设电压 电源,该第三电晶体控制端耦接至该重设输入端, 以便接收该第二扫描信号。 4.如申请专利范围第1项所述之画素电路,其中该画 素储存电路包括: 一第一电容,具有一第一电容第一端以及一第一电 容第二端,该第一电容第一端耦接至一第一电压电 源,该第一电容第二端耦接至该重设输出端;以及 一第三电晶体,具有一第三电晶体第一端、一第三 电晶体第二端以及一第三电晶体控制端,该第三电 晶体第一端耦接至该第一电压电源,该第三电晶体 控制端耦接至该第一电容第二端。 5.如申请专利范围第1项所述之画素电路,其中该发 光二极体电路包括: 一第三电晶体,具有一第三电晶体第一端、一第三 电晶体第二端以及一第三电晶体控制端,该第三电 晶体第一端接收该驱动电流,该第三电晶体控制端 接收一开关信号;以及 一发光二极体,具有一发光二极体第一端以及一发 光二极体第二端,该发光二极体第一端耦接至该第 三电晶体第二端,该发光二极体第二端耦接至一第 二电压电源。 6.如申请专利范围第1项所述之画素电路,其中该发 光二极体电路包括一发光二极体,具有一发光二极 体第一端以及一发光二极体第二端,该发光二极体 第一端接收该驱动电流,该发光二极体第二端耦接 至一第二电压电源。 7.如申请专利范围第5项所述之画素电路,其中该第 一扫描信号与该第二扫描信号在产生脉波时,该开 关信号将该第三电晶体关闭,直至该第一扫描信号 与该第二扫描信号之脉波结束为止,才利用该开关 信号将该第三电晶体开启。 8.如申请专利范围第6项所述之画素电路,其中该第 一扫描信号与该第二扫描信号在产生脉波时,该第 二电压电源改变其电压値以便对该发光二极体产 生反向偏压,直至该第一扫描信号/该第一扫描信 号与该第二扫描信号之脉波结束为止,才恢复该第 二电压电源之电压预设値。 9.如申请专利范围第1项所述之画素电路,该耦合控 制电路更包括一第三电晶体,该第三电晶体具有一 第三电晶体第一端、一第三电晶体第二端以及一 第三电晶体控制端,该第三电晶体第一端耦接至该 第三电晶体第二端与该第二电晶体第一端,该第三 电晶体控制端接收一副扫描信号。 10.如申请专利范围第1项所述之画素电路,该耦合 控制电路更包括一第三电晶体,该第三电晶体具有 一第三电晶体第一端、一第三电晶体第二端以及 一第三电晶体控制端,该第三电晶体第一端耦接至 该第三电晶体第二端与该第一电晶体第二端,该第 三电晶体控制端接收一副扫描信号。 11.如申请专利范围第1项所述之画素电路,该耦合 控制电路更包括一第三电晶体,该第三电晶体具有 一第三电晶体第一端、一第三电晶体第二端以及 一第三电晶体控制端,该第三电晶体第一端浮接, 该第三电晶体第二端耦接至该第二电晶体第一端, 该第三电晶体控制端接收一副扫描信号。 12.如申请专利范围第1项所述之画素电路,该耦合 控制电路更包括一第三电晶体,该第三电晶体具有 一第三电晶体第一端、一第三电晶体第二端以及 一第三电晶体控制端,该第三电晶体第一端耦接至 该第一电晶体第二端,该第三电晶体第二端浮接, 该第三电晶体控制端接收一副扫描信号。 13.如申请专利范围第1项所述之画素电路,该耦合 控制电路更包括一第二电容,该第二电容具有一第 二电容第一端以及一第二电容第二端,该第二电容 第一端耦接至该第二电晶体第一端,该第二电容第 二端耦接至该第二电晶体控制端。 14.如申请专利范围第4项所述之画素电路,其中该 第二扫描信号之脉波是用以在该第一扫描信号之 脉波出现前,重设该第一电容原先储存之画素内容 所用。 15.如申请专利范围第9项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 16.如申请专利范围第10项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 17.如申请专利范围第11项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 18.如申请专利范围第12项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 19.一种画素电路,适用于一发光二极体显示面板, 包括: 一耦合控制电路,包括一第一电晶体、一第二电晶 体以及一第三电晶体,该第一电晶体具有一第一电 晶体第一端、一第一电晶体第二端以及一第一电 晶体控制端,该第一电晶体第一端耦接至一资料输 入端,该第二电晶体具有一第二电晶体第一端、一 第二电晶体第二端以及一第二电晶体控制端,该第 二电晶体第一端耦接至该第一电晶体控制端,该第 二电晶体第二端与该第一电晶体第二端耦接至一 耦合输出端,该第二电晶体控制端耦接至一扫描输 入端,该第三电晶体具有一第三电晶体第一端、一 第三电晶体第二端以及一第三电晶体控制端,该第 三电晶体第一端耦接至该第一电晶体控制端,该第 三电晶体第二端与该第一电晶体第一端耦接至该 资料输入端,该第三电晶体控制端耦接至一重设输 入端,该资料输入端接收一影像资料,该扫描输入 端接收一第一扫描信号,该重设输入端接收一第二 扫描信号,根据该第一扫描信号于该耦合输出端输 出一耦合影像资料,根据该第二扫描信号于该耦合 输出端输出一重设电压; 一画素储存电路,接收该耦合影像资料/该重设电 压并产生一驱动电流;以及 一发光二极体电路,接收该驱动电流以便产生适当 之亮度。 20.如申请专利范围第19项所述之画素电路,其中该 画素储存电路包括: 一第一电容,具有一第一电容第一端以及一第一电 容第二端,该第一电容第一端耦接至一第一电压电 源,该第一电容第二端耦接至该重设输出端;以及 一第四电晶体,具有一第四电晶体第一端、一第四 电晶体第二端以及一第四电晶体控制端,该第四电 晶体第一端耦接至该第一电压电源,该第四电晶体 控制端耦接至该第一电容第二端。 21.如申请专利范围第19项所述之画素电路,其中该 发光二极体电路包括: 一第四电晶体,具有一第四电晶体第一端、一第四 电晶体第二端以及一第四电晶体控制端,该第四电 晶体第一端接收该驱动电流,该第四电晶体控制端 接收一开关信号;以及 一发光二极体,具有一发光二极体第一端以及一发 光二极体第二端,该发光二极体第一端耦接至该第 四电晶体第二端,该发光二极体第二端耦接至一第 二电压电源。 22.如申请专利范围第19项所述之画素电路,其中该 发光二极体电路包括一发光二极体,具有一发光二 极体第一端以及一发光二极体第二端,该发光二极 体第一端接收该驱动电流,该发光二极体第二端耦 接至一第二电压电源。 23.如申请专利范围第21项所述之画素电路,其中该 第一扫描信号与该第二扫描信号在产生脉波时,该 开关信号将该第四电晶体关闭,直至该第一扫描信 号与该第二扫描信号之脉波结束为止,才利用该开 关信号将该第四电晶体开启。 24.如申请专利范围第22项所述之画素电路,其中该 第一扫描信号与该第二扫描信号在产生脉波时,该 第二电压电源改变其电压値以便对该发光二极体 产生反向偏压,直至该第一扫描信号/该第一扫描 信号与该第二扫描信号之脉波结束为止,才恢复该 第二电压电源之电压预设値。 25.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第四电晶体,该第四电晶体具有 一第四电晶体第一端、一第四电晶体第二端以及 一第四电晶体控制端,该第四电晶体第一端耦接至 该第四电晶体第二端与该第二电晶体第一端,该第 四电晶体控制端接收一副扫描信号。 26.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第四电晶体,该第四电晶体具有 一第四电晶体第一端、一第四电晶体第二端以及 一第四电晶体控制端,该第四电晶体第一端耦接至 该第四电晶体第二端与该第一电晶体第二端,该第 四电晶体控制端接收一副扫描信号。 27.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第四电晶体,该第四电晶体具有 一第四电晶体第一端、一第四电晶体第二端以及 一第四电晶体控制端,该第四电晶体第一端浮接, 该第四电晶体第二端耦接至该第二电晶体第一端, 该第四电晶体控制端接收一副扫描信号。 28.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第四电晶体,该第四电晶体具有 一第四电晶体第一端、一第四电晶体第二端以及 一第四电晶体控制端,该第四电晶体第一端耦接至 该第一电晶体第二端,该第四电晶体第二端浮接, 该第四电晶体控制端接收一副扫描信号。 29.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第二电容,该第二电容具有一第 二电容第一端以及一第二电容第二端,该第二电容 第一端耦接至该第二电晶体第一端,该第二电容第 二端耦接至该第二电晶体控制端。 30.如申请专利范围第19项所述之画素电路,该耦合 控制电路更包括一第三电容,该第三电容具有一第 三电容第一端以及一第三电容第二端,该第三电容 第一端耦接至该第三电晶体第一端,该第三电容第 二端耦接至该第三电晶体控制端。 31.如申请专利范围第19项所述之画素电路,其中该 第二扫描信号用以在该第二电晶体被该第一扫描 信号开启之一第一时段内,将该第三电晶体开启一 第二时段,该第二时段小于该第一时段。 32.如申请专利范围第31项所述之画素电路,其中该 影像资料在该第三电晶体开启之该第二时段内,提 供该重设电压用以重设该第一电容原先储存之画 素内容,其余时间该影像资料提供呈现影像所需之 画素内容。 33.如申请专利范围第25项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 34.如申请专利范围第26项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 35.如申请专利范围第27项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 36.如申请专利范围第28项所述之画素电路,其中该 副扫描信号之脉波为该第一扫描信号之反相脉波/ 该第一扫描信号与该第二扫描信号之反相脉波。 37.一种耦合控制电路,适用于一画素电路,包括: 一第一电晶体,具有一第一电晶体第一端、一第一 电晶体第二端以及一第一电晶体控制端,该第一电 晶体第一端接收一影像资料;以及 一第二电晶体,具有一第二电晶体第一端、一第二 电晶体第二端以及一第二电晶体控制端,该第二电 晶体第一端耦接至该第一电晶体控制端,该第二电 晶体第二端耦接至该第一电晶体第二端,该第二电 晶体控制端接收一第一扫描信号,根据该第一扫描 信号输出一耦合影像资料。 38.如申请专利范围第37项所述之耦合控制电路,该 耦合控制电路更包括一第三电晶体,该第三电晶体 具有一第三电晶体第一端、一第三电晶体第二端 以及一第三电晶体控制端,该第三电晶体第一端耦 接至该第三电晶体第二端与该第二电晶体第一端, 该第三电晶体控制端接收一副扫描信号。 39.如申请专利范围第37项所述之耦合控制电路,该 耦合控制电路更包括一第三电晶体,该第三电晶体 具有一第三电晶体第一端、一第三电晶体第二端 以及一第三电晶体控制端,该第三电晶体第一端耦 接至该第三电晶体第二端与该第一电晶体第二端, 该第三电晶体控制端接收一副扫描信号。 40.如申请专利范围第37项所述之耦合控制电路,该 耦合控制电路更包括一第三电晶体,该第三电晶体 具有一第三电晶体第一端、一第三电晶体第二端 以及一第三电晶体控制端,该第三电晶体第一端浮 接,该第三电晶体第二端耦接至该第二电晶体第一 端,该第三电晶体控制端接收一副扫描信号。 41.如申请专利范围第37项所述之耦合控制电路,该 耦合控制电路更包括一第三电晶体,该第三电晶体 具有一第三电晶体第一端、一第三电晶体第二端 以及一第三电晶体控制端,该第三电晶体第一端耦 接至该第一电晶体第二端,该第三电晶体第二端浮 接,该第三电晶体控制端接收一副扫描信号。 42.如申请专利范围第37项所述之耦合控制电路,该 耦合控制电路更包括一第一电容,该第一电容具有 一第一电容第一端以及一第一电容第二端,该第一 电容第一端耦接至该第二电晶体第一端,该第一电 容第二端耦接至该第二电晶体控制端。 43.如申请专利范围第38项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波。 44.如申请专利范围第39项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波。 45.如申请专利范围第40项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波。 46.如申请专利范围第41项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波。 47.一种耦合控制电路,适用于一画素电路,包括: 一第一电晶体,具有一第一电晶体第一端、一第一 电晶体第二端以及一第一电晶体控制端,该第一电 晶体第一端接收一影像资料; 一第二电晶体,具有一第二电晶体第一端、一第二 电晶体第二端以及一第二电晶体控制端,该第二电 晶体第一端耦接至该第一电晶体控制端,该第二电 晶体第二端耦接至该第一电晶体第二端,该第二电 晶体控制端接收一第一扫描信号;以及 一第三电晶体,具有一第三电晶体第一端、一第三 电晶体第二端以及一第三电晶体控制端,该第三电 晶体第一端耦接至该第一电晶体控制端,该第三电 晶体第二端耦接至该第一电晶体第一端,该第三电 晶体控制端接收一第二扫描信号。 48.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第四电晶体,该第四电晶体 具有一第四电晶体第一端、一第四电晶体第二端 以及一第四电晶体控制端,该第四电晶体第一端耦 接至该第四电晶体第二端与该第二电晶体第一端, 该第四电晶体控制端接收一副扫描信号。 49.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第四电晶体,该第四电晶体 具有一第四电晶体第一端、一第四电晶体第二端 以及一第四电晶体控制端,该第四电晶体第一端耦 接至该第四电晶体第二端与该第一电晶体第二端, 该第四电晶体控制端接收一副扫描信号。 50.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第四电晶体,该第四电晶体 具有一第四电晶体第一端、一第四电晶体第二端 以及一第四电晶体控制端,该第四电晶体第一端浮 接,该第四电晶体第二端耦接至该第二电晶体第一 端,该第四电晶体控制端接收一副扫描信号。 51.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第四电晶体,该第四电晶体 具有一第四电晶体第一端、一第四电晶体第二端 以及一第四电晶体控制端,该第四电晶体第一端耦 接至该第一电晶体第二端,该第四电晶体第二端浮 接,该第四电晶体控制端接收一副扫描信号。 52.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第一电容,该第一电容具有 一第一电容第一端以及一第一电容第二端,该第一 电容第一端耦接至该第二电晶体第一端,该第一电 容第二端耦接至该第二电晶体控制端。 53.如申请专利范围第47项所述之耦合控制电路,该 耦合控制电路更包括一第二电容,该第二电容具有 一第二电容第一端以及一第二电容第二端,该第二 电容第一端耦接至该第三电晶体第一端,该第二电 容第二端耦接至该第三电晶体控制端。 54.如申请专利范围第47项所述之耦合控制电路,其 中该第二扫描信号用以在该第二电晶体被该第一 扫描信号开启之一第一时段内,将该第三电晶体开 启一第二时段,该第二时段小于该第一时段。 55.如申请专利范围第48项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波/该第一扫描信号与该第二扫描信号之反相脉 波。 56.如申请专利范围第49项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波/该第一扫描信号与该第二扫描信号之反相脉 波。 57.如申请专利范围第50项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波/该第一扫描信号与该第二扫描信号之反相脉 波。 58.如申请专利范围第51项所述之耦合控制电路,其 中该副扫描信号之脉波为该第一扫描信号之反相 脉波/该第一扫描信号与该第二扫描信号之反相脉 波。 图式简单说明: 图1系绘示习知技术中5T1C之电路架构图。 图2系绘示习知技术中用以改进上述习知技术缺点 之5T1C电路架构图。 图3a系绘示本发明一较佳实施例之5T1C电路架构图 。 图3b系表列图3a中各元件所接收信号之脉波时序图 。 图4a~图4h系绘示延伸自图3a,可提供反向耦合效应 之多个较佳实施例。 图4i系绘示图4a~图4h拮抗耦合效应之操作模式。 图5系绘示外加电容CAP之5T1C电路架构图。 图6a系绘示本发明一较佳实施例之4T1C电路架构图 。 图6b系表列图6a中各元件所接收信号之脉波时序图 。 图7a系绘示本发明另一较佳实施例之5T1C电路架构 图。 图7b系表列图7a中各元件所接收信号之脉波时序图 。 图8a~图8h系绘示延伸自图7a,可提供反向耦合效应 之多个较佳实施例。 图8i系绘示图8a~图8h拮抗耦合效应之操作模式。 图9a系绘示本发明另一较佳实施例之4T1C电路架构 图。 图9b系表列图9a中各元件所接收信号之脉波时序图 。 |
