| 主权项 |
1.一种非挥发性记忆体阵列的制造方法,至少包括 下列步骤: 提供一具有至少一对闸极结构之基底,其中每一闸 极结构包括一控制闸极置于一浮置闸极之上; 于该对闸极结构间之侧壁上形成一导电间隙壁; 形成一具有一开口之遮罩,覆盖该对闸极结构及该 导电间隙壁,且该开口对应露出该对闸极结构间之 一位元线接触区域;以及 进行一蚀刻制程,清除该位元线接触区域上的缺陷 。 2.如申请专利范围第1项所述之非挥发性记忆体阵 列的制造方法,其中该导电间隙壁为掺杂多晶矽。 3.如申请专利范围第1项所述之非挥发性记忆体阵 列的制造方法,其中该蚀刻制程包括反应式离子蚀 刻或电浆蚀刻。 4.如申请专利范围第1项所述之非挥发性记忆体阵 列的制造方法,其中更包括在形成该导电间隙壁后 ,于该对闸极结构间的该基底中形成一掺杂区。 5.如申请专利范围第1项所述之非挥发性记忆体阵 列的制造方法,其中该遮罩之该开口的大小大于该 位元线接触区域的大小。 6.一种非挥发性记忆体阵列的制造方法,至少包括 下列步骤: 提供一具有至少一对闸极结构之基底,其中每一闸 极结构包括一穿隧介电层、一浮置闸极置于该穿 隧介电层之上、一闸极介电层置于该浮置闸极之 上、以及一控制闸极置于该闸极介电层之上; 于该闸极结构的一侧壁上形成一绝缘间隙壁; 于该对闸极结构间之该绝缘间隙壁上形成一导电 间隙壁; 对该基底进行布植,以于该对闸极结构间的该基底 中形成一第一掺杂区; 形成一第一遮罩,覆盖该对闸极结构与该导电间隙 壁,其中该第一遮罩具有一开口,且该开口对应露 出该对闸极结构间之一位元线接触区域;以及 进行一第一蚀刻制程,清除该位元线接触区域上的 缺陷。 7.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该导电间隙壁为掺杂多晶矽。 8.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该第一蚀刻制程为反应式离子 蚀刻。 9.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该第一蚀刻制程为电浆蚀刻。 10.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该开口的大小大于该位元线接 触区域的大小。 11.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该穿隧介电层为二氧化矽。 12.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该闸极介电层为ONO介电堆叠层 。 13.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该绝缘间隙壁为氮化矽。 14.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中该控制闸极之上更包括一绝缘 层。 15.如申请专利范围第14项所述之非挥发性记忆体 阵列的制造方法,其中该绝缘层为氮化矽。 16.如申请专利范围第6项所述之非挥发性记忆体阵 列的制造方法,其中在形成该导电间隙壁之后,更 包括: 形成一第二遮罩,覆盖该对闸极结构间之该导电间 隙壁,并露出该对闸极结构外侧的另一导电间隙壁 ; 进行一第二蚀刻制程,移除该对闸极结构外侧的该 导电间隙壁; 以该第二遮罩进行布植,于该对闸极结构外侧的该 基底中形成一第二掺杂区;以及 移除该第二遮罩。 17.如申请专利范围第16项所述之非挥发性记忆体 阵列的制造方法,其中该第二蚀刻制程包括反应式 离子蚀刻。 图式简单说明: 第1图至第6图为本发明较佳实施例中制造非挥发 性记忆体阵列沿字元线方向的制程剖面图; 第7图为第6图形成遮罩后之上视图; 第8图为本发明较佳实施例中制造非挥发性记忆体 阵列沿字元线方向的制程剖面图;以及 第9图至第14图为本发明较佳实施例中制造非挥发 性记忆体阵列沿位元线方向的制程截面图。 |
