| 主权项 |
1.一种时钟同步延迟控制电路,其特征在于:具有形成于同一基板内的第一及第二延迟线,前述第一延迟线具有复数个第一单位延迟元件,前述第二延迟线具有对应前述第一单位延迟元件之数量的复数个第二单位延迟元件,前述第一延迟线具有第一传播时间,前述第二延迟线具有第二传播时间,前述第一及第二单位延迟元件,系相对配置成前述第一传播时间和前述第二传播时间之差抑制在前述第一单位延迟元件之传播时间和前述第二单位延迟元件之传播时间之差以下。2.一种时钟同步延迟控制电路,其特征在于:具有,第一及第二延迟线;形成前述第一延迟线的第一及第二单位延迟元件;以及形成前述第二延迟线的第三及第四单位延迟元件,而前述第一延迟线之第一传播时间系对应前述第二延迟线之第二传播时间,前述第一单位延迟元件系与前述第三单位延迟元件相对,前述第二单位延迟元件系与前述第四单位延迟元件相对,将前述第一及第二单位延迟元件之输入端子至输出端子之方向形成与前述第一延迟线之方向平行,将前述第三及第四单位延迟元件之输入端子至输出端子之方向形成与前述第二延迟线之方向平行,前述第一单位延迟元件之输入端子至输出端子之方向与前述第三单位延迟元件之输入端子至输出端子之方向系为相反,前述第二单位延迟元件之输入端子至输出端子之方向与前述第四单位延迟元件之输入端子至输出端子之方向系为相反,前述第一单位延迟元件之输入端子至输出端子之方向与前述第四单位延迟元件之输入端子至输出端子之方向系为相同,前述第二单位延迟元件之输入端子至输出端子之方向与前述第三单位延迟元件之输入端子至输出端子之方向系为相同,前述第一单位延迟元件之输出端子系电连接在前述第二单位延迟元件之输入端子上,前述第四单位延迟元件之输出端子系电连接在前述第三单位延迟元件之输入端子上。3.一种时钟同步延迟控制电路,其特征在于:具有,第一及第二延迟线;形成前述第一延迟线的第一单位延迟元件;以及形成前述第二延迟线的第二单位延迟元件,而前述第一延迟线之第一传播时间系对应前述第二延迟线之第二传播时间,前述第一单位延迟元件系与前述第二单位延迟元件相对,前述第一单位延迟元件之输入端子至输出端子之方向系与前述第一延迟线之方向垂直,前述第二单位延迟元件之输入端子至输出端子之方向系与前述第二延迟线之方向垂直,前述第一单位延迟元件之输入端子至输出端子之方向与前述第二单位延迟元件之输入端子至输出端子之方向系为相同。4.一种时钟同步延迟控制电路,其特征在于:具有,第一及第二延迟线;形成前述第一延迟线的第一及第二单位延迟元件;以及形成前述第二延迟线的第三及第四单位延迟元件,而前述第一延迟线之第一传播时间系对应前述第二延迟线之第二传播时间,前述第一单位延迟元件系与前述第三单位延迟元件相对,前述第二单位延迟元件系与前述第四单位延迟元件相对,将前述第一及第二单位延迟元件之输入端子至输出端子之方向形成与前述第一延迟线之方向平行,将前述第三及第四单位延迟元件之输入端子至输出端子之方向形成与前述第二延迟线之方向平行,前述第一至第四单位延迟元件之输入端子至输出端子之方向系为相同,前述第一单位延迟元件之输出端子系电连接在前述第二单位延迟元件之输入端子上,前述第四单位延迟元件之输出端子系电连接在前述第三单位延迟元件之输入端子上。5.如申请专利范围第2.3或4项之时钟同步延迟控制电路,其中前述输入端子至输出端子之方向系为源极区域至汲极区域之方向。图式简单说明:图1系关于第一实施形态之方块图。图2系详细说明第一实施形态之布局图。图3系详细说明第一实施形态之布局图。图4系使用第一实施形态之时钟同步延迟控制电路的方块图。图5系关于第二实施形态之方块图。图6系详细说明第二实施形态之布局图。图7系详细说明第二实施形态之布局图。图8系使用第二实施形态之时钟同步延迟控制电路的方块图。图9系关于第三实施形态之方块图。图10系详细说明第三实施形态之布局图。图11系详细说明第三实施形态之布局图。图12系使用第三实施形态之时钟同步延迟控制电路的方块图。图13系关于第四实施形态之方块图。图14系详细说明第四实施形态之布局图。图15系详细说明第四实施形态之布局图。图16系使用第四实施形态之时钟同步延迟控制电路的方块图。图17系关于第五实施形态之方块图。图18系详细说明第五实施形态之布局图。图19系详细说明第五实施形态之布局图。图20系使用第五实施形态之时钟同步延迟控制电路的方块图。图21系习知例1之时钟同步延迟控制电路的方块图。图22系习知例1之时钟同步延迟控制电路的动作波形图。图23系关于习知例1之方块图。图24系详细说明习知例1之布局图。图25系详细说明习知例1之布局图。图26系使用习知例1之时钟同步延迟控制电路的方块图。图27系习知例2之时钟同步延迟控制电路的方块图。图28系习知例3之时钟同步延迟控制电路的方块图。图29系习知例4之时钟同步延迟控制电路的方块图。图30系习知例5之时钟同步延迟控制电路的方块图。图31系习知例5之单位延迟元件的示意图。 |
