| 主权项 |
1.一种用于测试或程式化组态复数个电子电路的 系统,包含: 一第一子系统,包括 一第一测试滙流排,及 耦合至该第一滙流排及可耦合至复数个第一电子 电路的复数个第一可定址测试控制器,该第一电路 可分别经由该第一可定址测试控制器通信耦合至 该第一滙流排; 一第二子系统,包括 一第二测试滙流排,及 耦合至该第二滙流排及可耦合至复数个第二电子 电路的复数个第二可定址测试控制器,该第二电路 可分别经由该第二可定址测试控制器通信耦合至 该第二滙流排; 组态可将该第一电路及第二电路载入分别对应于 该第一子系统及第二子系统之第一复数个测试固 定架及第二复数个测试固定架,及从该第一复数个 测试固定架及第二复数个测试固定架卸载该第一 电路及第二电路的电子电路处理设备;及 藉由该第一滙流排及第二滙流排分别耦合至该第 一子系统及第二子系统的一测试控制器,该测试控 制器系操作可分别经由该第一子系统及第二子系 统将输入资料套用于该第一电路及第二电路,及可 分别经由该第一子系统及第二子系统接收该第一 电路及第二电路的输出资料以测试或组态该电路, 其中该测试控制器的操作可测试或组态对应于该 第一子系统及第二子系统之一子系统的电路,同时 该处理设备可卸载及载入对应于该第一子系统及 第二子系统之另一子系统的电路,及 其中测试或组态该电路的所需时间实质上等于卸 载及载入该电路的所需时间。 2.如请求项1之系统,其中: N=第一电路的数量,第二电路的数量等于第一电路 的数量, TC=测试或组态N个电路的所需时间, U=卸载各电路的所需时间, L=载入各电路的所需时间,及其中N=ceiling[TC/(U+L)]。 3.如请求项1之系统,其中: N=第一电路的数量,第二电路的数量等于第一电路 的数量, TCP=执行多达N个电路之平行测试或组态的所需时 间, TS=执行多达N个电路之连续测试的所需时间, CS=执行多达N个电路之连续组态的所需时间, U=卸载各电路的所需时间, L=载入各电路的所需时间,及其中N=ceiling[TCP/(U+L-TS- CS)]。 4.一种用于测试或程式化组态复数个电子电路的 方法,包含以下步骤: 提供一第一子系统,包括 一第一测试滙流排,及 耦合至该第一滙流排及可耦合至复数个第一电子 电路的复数个第一可定址测试控制器,该第一电路 可分别经由该第一可定址测试控制器通信耦合至 该第一滙流排; 提供一第二子系统,包括 一第二测试滙流排,及 耦合至该第二滙流排及可耦合至复数个第二电子 电路的复数个第二可定址测试控制器,该第二电路 可分别经由该第二可定址测试控制器通信耦合至 该第二滙流排; 卸载分别对应于该第一子系统及第二子系统之第 一复数个测试固定架及第二复数个测试固定架中 一选定测试固定架的电子电路,及藉由电子电路处 理设备将电子电路载入该第一复数个测试固定架 及第二复数个测试固定架中该选定的测试固定架; 及 分别经由该第一子系统及第二子系统将输入资料 套用于该复数个第一电路及该复数个第二电路之 一选定的电路,及视需要分别经由该第一子系统及 第二子系统接收该复数个第一电路及该复数个第 二电路之该选定电路的输出资料,以藉由一测试控 制器测试或组态该电路,该测试控制器系分别藉由 该第一滙流排及第二滙流排耦合至该第一子系统 及第二子系统, 其中套用及视需要接收的步骤系在对应于该第一 子系统及第二子系统之一子系统的该电路上执行, 同时卸载及载入的步骤系在对应于该第一子系统 及第二子系统之另一子系统的电路的上执行,及 其中测试或组态该电路的所需时间实质上等于卸 载及载入该电路的所需时间。 5.如请求项4之方法,其中: N=第一电路的数量,第二电路的数量等于第一电路 的数量, TC=测试或组态N个电路的所需时间, U=卸载各电路的所需时间, L=载入各电路的所需时间,及其中N=ceiling[TC/(U+L)]。 6.如请求项4之方法,其中: N=第一电路的数量,第二电路的数量等于第一电路 的数量, TCP=执行多达N个电路之平行测试或组态的所需时 间, TS=执行多达N个电路之连续测试的所需时间, CS=执行多达N个电路之连续组态的所需时间, U=卸载各电路的所需时间, L=载入各电路的所需时间,及其中N=ceiling[TCP/(U+L-TS- CS)]。 图式简单说明: 图1a为习用之聚合测试组态的方块图; 图1b为习用之多点测试组态的方块图; 图2为习用基于网路之分散式测试环境的方块图; 图3为平行测试架构的方块图; 图4为图3平行测试架构之另一项具体实施例的方 块图; 图5为在根据本发明之电子电路及系统制造中用于 提高测试及组态输出总量之系统的方块图,其中该 系统具有平行测试架构; 图6a为图5之系统所执行之平行测试序列的第一示 范时间线图式; 图6b为图5之系统所执行之平行测试序列的第二示 范时间线图式; 图7为显示图5系统之输出总量的第一图式; 图8为显示图5系统之输出总量和测试及处理时间 的第二图式; 图9为显示图5系统之输出总量的第三图式;及 图10为显示图5系统之输出总量的第四图式。 |
