同步型半导体存储装置

摘要

本发明的同步型半导体存储装置，包括：时钟发生器，将外部时钟双分频，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在外部时钟的预定的时钟周期数的范围内，选择性地设定具有外部时钟的偶数倍/奇数倍周期的偶数延迟/奇数延迟；延迟计数器，包括根据正相/反相时钟顺次将通过正相/反相时钟取入的命令信号移位、并且可根据时钟周期数切换控制信号路径的第一/第二计数器电路；第一控制单元，进行控制，以在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由上述第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径，对相当于偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径，对相当于奇数延迟的时钟周期数进行计数。

主权项

1.一种同步型半导体存储装置，其特征在于，包括：时钟发生器，将预定周期的外部时钟双分频，生成相位互相偏差180°的正相时钟及反相时钟，作为内部时钟；命令解码器，将输入的外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在上述外部时钟的预定的时钟周期数的范围内，选择性地设定具有上述外部时钟的偶数倍周期的偶数延迟、或具有上述外部时钟的奇数倍周期的奇数延迟；延迟计数器，其包括第一计数器电路和第二计数器电路，所述第一计数器电路，根据上述正相时钟顺次将通过上述正相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径，所述第二计数器电路，根据上述反相时钟顺次将通过上述反相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径；第一控制单元，进行控制，以在设定上述偶数延迟时，以使通过上述正相时钟取入的上述命令信号仅经由上述第一计数器电路、且使通过上述反相时钟取入的上述命令信号仅经由上述第二计数器电路的方式构成信号路径，对相当于上述偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定上述奇数延迟时，以将通过上述正相时钟取入的上述命令信号从上述第一计数器电路移位到上述第二计数器电路、且将通过上述反相时钟取入的上述命令信号从上述第二计数器电路移位到上述第一计数器电路的方式构成信号路径，对相当于上述奇数延迟的时钟周期数进行计数。