| 主权项 |
1.一种半定制积体电路装置,包含: 一功能层(BL),在一基板(SB)上形成功能区块;以及 一多层金属化结构(MT),在该功能层(BL)上形成,且包 含 至少一通用层(11/15/17),其具有至少一连接至该等 功能区块之导电图案,且为复数种半定制积体电路 装置所通用;以及 一定制层,形成于该至少一通用层(11/15/17)上;其中 该定制层包含: 一下金属化层(19),其具有选择性地被连接至该等 功能区块及在互相平行之特定方向上指向的导电 带(19a/19b)之一第一图案;及 一层间绝缘层(12e),被插入至该下金属化层(19)及该 上金属化层(21)之间,且具有该第一图案(19)之该等 导电带(19a)及该第二图案(21)之该等导电带(21a)之 间被选择性形成的导电插塞(20a/20b)之一第三图案 。 2.如申请专利范围第1项之半定制积体电路装置,其 中该定制层更包含一上金属化层(21),其具有在垂 直于该等特定方向之方向上指向的导电带(21a)之 一第二图案。 3.如申请专利范围第1项之半定制积体电路装置,其 中该第一图案之该等导电带(19a)之长度系被调整 成各别値,俾能使该第一图案(19)之该等导电带(19a) 之两端选择性地被连接至该等功能区块及该第二 图案(21)之该等导电带(21a)。 4.如申请专利范围第3项之半定制积体电路装置,其 中自该第一图案(19)之该等导电带所选择之导电带 及自该第二图案(21)之该等导电带所选择之导电带 形成复数信号路径,而从该等功能区块传递信号或 传递信号至该等功能区块。 5.如申请专利范围第4项之半定制积体电路装置,其 中至少一该第二图案(21)之该等导电带(GND)被连接 至该等功能区块之一,俾能对其供应一电源电压。 6.如申请专利范围第1项之半定制积体电路装置,其 中至少一该第二图案之该等导电带(GND)被连接至 该等功能区块之一,俾能对其供应一电源电压。 7.如申请专利范围第1项之半定制积体电路装置,其 中该至少一通用层(11/15/17)中该至少一导电图案包 含用以传递一脉冲信号之一信号路径。 8.如申请专利范围第1项之半定制积体电路装置,其 中该至少一通用层(11/15/17)中该至少一导电图案包 含一测试信号之一信号路径。 9.如申请专利范围第1项之半定制积体电路装置,其 中至少一该第二图案(21)之该等导电带(GND)、至少 一该第一及第二图案(19/21)之该等导电带之结合、 该至少一通用层(11/15/17)中至少一导电图案及该至 少一通用层(11/15/17)中另一导电图案各别将一电源 电压、一信号、一脉冲信号及一测试信号传递至 该等功能区块。 10.一种定制一半定制积体电路装置之一中间结构 的方法,该半定制积体电路装置(10)具有至少二金 属化层(19/21),系被分配至下导电带(19a/19b)及上导 电带(21a),该等下导电带系在相互平行之特定方向 上延伸,而该等上导电带系在垂直该等特定方向之 方向上延伸;及一层间绝缘层(12e),系被安插入该等 下导电带(19a/19b)及该等上导电带(21a)之间;其中该 方法包含下列步骤: a)制备一第一设计资料,其表示该等下导电带(19a) 之一第一图案;一第一虚设资料,其表示长度相等 而以固定间距二维配置之合适导电带(19b)之一第 一虚设图案;一第二设计资料,其表示该等上导电 层(21a)之一第二图案;一第三设计资料,其表示即将 在该层间绝缘层(12e)中选择性形成之接触孔(20a)之 一第三图案,俾能选择性地使该第一图案与该第二 图案互相连接;以及一第二虚设资料,其表示即将 在该层间绝缘层(12e)及该等合适导电带(19b)中形成 之合适接触孔(20b)之一第二虚设图案; b)放大该第一设计资料俾能产生一放大资料,其表 示占据该等下导电带(19b)周围封闭区域之伸展(19c) 之一尺寸再现图案; c)从该第一虚设图案中删除与该等下导电带(19a)及 该等伸展(19c)完全及部分重叠之该等合适导电带( 19b),俾能决定一该等至少二金属化层的一第一组 合图案(19a/19b); d)根据该第三设计资料及该第二虚设资料决定该 等接触孔(19a/19b)之一第二组合图案;以及 e)决定另一该等至少二金属化层(21)之一第三组合 图案。 11.如申请专利范围第10项之定制一半定制积体电 路装置之一中间结构的方法,其中该第一组合图案 包含该等下导电带(19a)及与该等上导电带(21a)分离 之虚设导电带(19b)。 12.如申请专利范围第10项之定制一半定制积体电 路装置之一中间结构的方法,其中该第二组合图案 包含该等接触孔,系充填有在该等下导电带(19a)及 该等下导电带(21a)之间选择性连接的导电插塞(20a) ;以及虚设接触孔,系充填有与该等上导电带(21a)分 离之虚设导电插塞(19b)。 13.一种半定制积体电路装置之重设计方法,该半定 制积体电路装置包含一功能层(BL),系形成有复数 功能区块;一通用层(11/15/17),系形成在该功能层上, 且具有至少一导电图案与该等功能区块连接且为 复数种半定制积体电路装置所通用;及一定制层(19 /20/21),其具有导电带(19a/19b)之一第一图案(19),及一 层间绝缘层(12e),系被插入至该第一图案(19)及该第 二图案(21)之间且形成有导电插塞(20a/20b)之一第三 图案,该导电插塞选择性地形成在该等第一导电带 (19a)及该等第二导电带(21a)之间;其中该方法包含 下列步骤: a)复检该第一图案(19),看哪一导电带(19a/19b)将被连 接至该第二图案之该等导电带(21a)而无须变化该 第一图案; b)检视该第二及第三图案之光罩,看多少光罩将被 重设计;以及 c)设计至少一位在该光罩之中的第三图案。 14.如申请专利范围第13项之半定制积体电路装置 之重设计方法,其中该定制层(19/20/21)具有与该第 一图案(19)之该等导电带(19a)垂直的该等导电带(21a )之一第二图案(21)。 15.如申请专利范围第13项之半定制积体电路装置 之重设计方法,其中该第一图案(19)之该等导电带 系选择性地用来作为连接至该等第二图案(21)之该 等导电带(21a)及与该第二图案之该等导电带(21a)分 离之虚设导电带(19b)的信号路径之部分;且该第三 图案(20)之该等导电插塞系选择性地用来作为该等 信号路径以及与该第二图案之该等导电带分离之 虚设导电插塞的垂直连接(20a)。 16.如申请专利范围第15项之半定制积体电路装置 之重设计方法,其中在层间绝缘层(12e)上垂直于该 第一图案之该等导电带的方向上界定复数轨迹,且 该等复数轨迹系任意地分配至该第二图案(21)之该 等导电带(21a)上。 17.如申请专利范围第16项之半定制积体电路装置 之重设计方法,其中该第二图案及该第三图案之该 等光罩已被决定在该步骤b)中重新分配。 18.如申请专利范围第15项之半定制积体电路装置 之重设计方法,其中在该层间绝缘层(12e)上垂直于 该第一图案(19)之该等导电带(19a/19b)的方向上界定 复数轨迹,且自该等复数轨迹所选择之轨迹系被分 配至接触孔(20a/20b)列,其选择性地充填有该等导电 插塞及该等虚设导电插塞及部分该第一图案(19)之 该等导电带(19a),俾能使该第二图案(21)之该等导电 带(21a)在自残留轨迹所选择之轨迹上伸展。 图式简单说明: 图1系一示意平面图,显示先前技术半定制积体电 路装置之信号传递路径; 图2系一示意平面图,显示另一先前技术半定制积 体电路装置之信号传递路径; 图3系一示意剖面图,显示本发明一ASIC之结构; 图4系一示意平面图,显示本发明之ASIC中定制之导 电带及接触孔之布局; 图5系一示意平面图,显示为一ASIC设计之一定制层 之导电带配置; 图6系一示意平面图,显示选自于ASIC一虚设资料之 一第四金属化层中的导电带及虚设导电带; 图7系一示意平面图,显示ASIC之一第五金属化层中 的导电带; 图8系一示意平面图,显示经由一重设计工作而为 另一ASIC设计之定制层中的导电带配置; 图9系一示意平面图,显示经由一重设计工作之ASIC 之第五金属化层中的导电带配置; 图10A至10D系示意平面图,显示第四金属化层上的一 设计工作; 图11A至11F系示意平面图,显示即将填充导电插塞之 接触孔的一设计工作; 图12A至12D系示意平面图,显示第四金属化层上的另 一设计工作; 图13A至13F系示意平面图,显示第五层间绝缘层中接 触孔之另一设计工作; 图14系一示意平面图,显示本发明之一ASIC所并入之 信号路径; 图15系一示意平面图,显示ASIC中所并入之一导电带 图案及一接触孔图案; 图16系一示意平面图,显示一重设计工作中所决定 的图案; 图17系一示意平面图,显示在重设计工作前,第五金 属化层之图案;及 图18系一示意平面图,显示重设计工作后第五金属 化层之图案。 |
