| 主权项 |
1.一种制造快闪记忆元件方法,包括步骤: 形成闸线其具有结构其中隧道式氧化膜、第一多 晶矽层、介电膜、第二多晶矽层与硬罩被堆叠于 半导体基板上; 利用氧化制程藉氧化闸线之侧壁弥补蚀刻损坏; 形成达到硬罩高度之绝缘膜; 移除该硬罩以形成嵌入式图案于第二多晶矽层上; 与 形成金属层于嵌入式图案之第二多晶矽层上,其中 氧化制程被实施后,金属层被形成,藉此避免金属 层中异常氧化之产生。 2.如申请专利范围第1项之方法,其中使用矽氧化膜 或氮氧化膜,隧道式氧化膜被形成为厚度50至150 。 3.如申请专利范围第1项之方法,其中介电膜被形成 具有下氧化膜/氮化膜/上氧化膜之堆叠结构。 4.如申请专利范围第3项之方法,其中利用热氧化制 程或CVD方法,下氧化膜或上氧化膜被形成厚度30 至100。 5.如申请专利范围第3项之方法,其中利用CVD方法氮 化膜被形成厚度30至80。 6.如申请专利范围第1项之方法,其中使用铝氧化膜 、锆氧化膜与铪氧化膜之一者介电膜被形成,或被 形成具有堆叠结构其中铝氧化膜、锆氧化膜与铪 氧化膜,且矽氧化膜被选择性地与矽氧化膜结合。 7.如申请专利范围第1项之方法,其中硬罩由具有与 氧化物或多晶矽充分选择性之材料所形成,当用以 形成嵌入式图案之硬罩被移除时。 8.如申请专利范围第7项之方法,其中硬罩由矽氮化 膜所形成。 9.如申请专利范围第1项之方法,其中金属层由对接 续制程具有抵抗特性如耐热特性之材料所形成。 10.如申请专利范围第8项之方法,其中金属层由钨 所形成。 图式简单说明: 第1a至1e图为依据本发明之一实施例之剖面图示用 以说明制造快闪记忆元件之方法。 |
