| 主权项 |
1.一种具有负电压稳压电路(negative voltage regulator) 之半导体元件,其包含: 一负电压稳压电路,用来将一负输入电压(Negative Input Voltage)稳压后于一输出节点(Output Node)输出一 负输出电压(Negative Output Voltage),该负电压稳压电 路包含: 一驱动单元(driver),用来调整该负输出电压,该驱动 单元包含一第一电晶体、一第二电晶体、一第一 节点、一第二节点、以及一第三节点,其中该第三 节点系电连于一第一电压源,而该第一节点系电连 于该负电压稳压电路之该输出节点; 一第一操作放大器(operational amplifier),其包含一第 一接收端、一第二接收端、以及一输出端,分别电 连于一回授电压(Feedback Voltage)、一第二参考电压( Reference Voltage)、以及该第一电晶体,该第一操作放 大器系依据该回授电压以及该第二参考电压以于 该输出端输出一第一驱动电压以控制流经该第一 电晶体之第一电流; 一第二操作放大器,该第二操作放大器包含一第一 接收端、一第二接收端、以及一输出端,分别电连 于一第二参考电压、该回授电压、以及该第二电 晶体,该第二操作放大器系依据该第二参考电压以 及该回授电压以于该输出端输出一第二驱动电压 以控制流经该第二电晶体之第二电流; 一电流源电路(current source circuit),用来提供该驱动 单元电流,该电流源电路包含二n型通道三重井( triple-well)金属氧化物半导体(Metal-Oxide-Semiconductor, MOS,金氧半)电晶体,其中该二n型通道三重井金氧半 电晶体之汲极分别于该第一节点与该第二节点电 连于该第一电晶体之汲极以及该第二电晶体之汲 极,而该二n型通道三重井金氧半电晶体之源极( Source)电连接于该负输入电压;以及 一第一分压单元,包含一第一端点、一第二端点、 以及一回授节点,其中该第二端点电连于该输出节 点,而该回授节点电连于该第一操作放大器之第一 接收端及该第二操作放大器之第二接收端,该第一 分压单元系用来将该第一端点电压以及该负输出 电压分压以形成该回授电压、并于该回授节点将 该回授电压输出至该第一操作放大器以及该第二 操作放大器,以调整流经该第一电晶体以及该第二 电晶体之一第一电流与一第二电流。 2.如申请专利范围第1项所述之半导体元件,其中该 第一端点系电连于该第一电压源。 3.如申请专利范围第1项所述之半导体元件,其中该 第一电晶体与该第二电晶体系各为一p型通道金氧 半电晶体。 4.如申请专利范围第1项所述之半导体元件,其中该 第一电晶体与该第二电晶体系各为一p型通道金氧 半电晶体,其中该第一电晶体之源极(Source)以及该 第二电晶体之源极电连于该第一电压源,该第一电 晶体之闸极电连于该第一操作放大器之输出端,以 及该第二电晶体之闸极电连于该第二操作放大器 之输出端。 5.如申请专利范围第4项所述之半导体元件,其中该 驱动单元之第一节点系为该第一电晶体之汲极。 6.如申请专利范围第4项所述之半导体元件,其中该 驱动单元之第二节点系为该第二电晶体之汲极。 7.如申请专利范围第1项所述之半导体元件,其中该 二n型通道三重井金氧半电晶体之基极(Base)分别与 其各自之源极(Source)相电连,该二n型通道三重井金 氧半电晶体中之一n型通道三重井金氧半电晶体之 汲极与闸极(Gate)相电连,以及该二n型通道三重井 金氧半电晶体中之另一n型通道三重井金氧半电晶 体之汲极电连于该驱动单元之第一节点。 8.如申请专利范围第1项所述之半导体元件,其另包 含一振荡器(oscillator)与一负电充电电路(negative pump),其中该振荡器之输出端电连于该负电充电电 路之输入端,而该负电充电电路之输出端电连于该 二n型通道三重井金氧半电晶体之源极,该负电充 电电路于输出端输出该负输入电压。 9.如申请专利范围第1项所述之半导体元件,其另包 含一参考电压产生器,用来产生一第一参考电压及 该第二参考电压。 10.如申请专利范围第1项所述之半导体元件,其中 该驱动单元与该第一分压单元均系电连至该第一 电压源。 11.如申请专利范围第1项所述之半导体元件,其另 包含: 一电压源稳压电路,用来产生与该驱动单元之第三 节点相电连之第一电压源,该电压源稳压电路包含 : 一p型通道金氧半电晶体,以其源极与一第二电压 源相连,以及以其汲极电连于该驱动单元之第三节 点;以及 一第三操作放大器,其包含一第一接收端,一第二 接收端以及一输出端,分别电连于该p型通道金氧 半电晶体之汲极,该第一参考电压以及该p型通道 金氧半电晶体之闸极,该第三操作放大器系用来将 该p型通道金氧半电晶体之汲极之电压位准固定在 该第一参考电压之位准。 12.如申请专利范围第11项所述之半导体元件,其另 包含一参考电压产生器,用来产生该第一参考电压 以及该第二参考电压。 13.如申请专利范围第1项所述之半导体元件,其系 为一快闪记忆体(flash memory)。 14.如申请专利范围第8项所述之半导体元件,其另 包含一电压侦测器,电连接于该负电充电电路,用 来于该负输入电压高于一预定电压时、控制该负 电充电电路负充电该负输入电压。 15.如申请专利范围第14项所述之半导体元件,其中 该电压侦测器包含: 一第二分压单元,包含一第四节点、一第五节点、 以及一侦测回授节点,其中该第五节点电连于一参 考电压源,该第四节点用来接收该负输入电压,该 第二分压单元系用来将该第一电压源之位准以及 该负输入电压分压以于该侦测回授节点形成一侦 测回授电压;以及 一比较器,包含一第一输入端、一第二输入端、以 及一输出端,其中该第一输入端用来接收该侦测回 授电压、该第二输入端电连接于一第四参考电压, 而该输出端电连接于该负电充电电路,该比较器系 用来于比较该侦测回授电压及该第四参考电压。 16.如申请专利范围第15项所述之半导体元件,其中 该参考电压源系为该第一电压源。 17.如申请专利范围第15项所述之半导体元件,其中 该参考电压源系为该第二电压源。 18.如申请专利范围第15项所述之半导体元件,其中 该第四参考电压系为接地电压。 19.如申请专利范围第15项所述之半导体元件,其中 该第一端点系电连于一第三参考电压。 20.如申请专利范围第19项所述之半导体元件,其另 包含一参考电压产生器,用来产生该第一参考电压 、该第二参考电压、该第三参考电压、以及该第 四参考电压。 21.如申请专利范围第15项所述之半导体元件,其中 该第二分压单元包含复数级串接之p型金属氧化物 半导体电晶体。 22.如申请专利范围第21项所述之半导体元件,其中 该等p型金属氧化物半导体电晶体中至少有一p型 金属氧化物半导体电晶体之基极(base)系电连接于 该第一电压源。 23.如申请专利范围第21项所述之半导体元件,其中 该等p型金属氧化物半导体电晶体中至少有一p型 金属氧化物半导体电晶体之基极(base)系电连接于 该第二电压源。 图式简单说明: 第1图为习知一负电压产生电路之示意图。 第2图为习知一负电压稳压电路之示意图。 第3图为本发明之较佳实施例中一具有负电压稳压 电路之半导体元件之示意图。 第4图为本发明之另一较佳实施例中一具有负电压 稳压电路之半导体元件之示意图。 |
