发明名称 动态控制先进先出内存存取流程的方法及系统
摘要 本发明公开了一种动态控制先进先出内存存取流程的方法及系统。该先进先出(FIFO)内存存取流程数据流动态控制电路检测一先进先出(FIFO)内存中一或多个丢弃项、取得该下一有效读取指针的地址、并在下一读取动作进行时自该取得的地址进行读取。也因此借着将读取地址跳至下一有效数据项而不读取丢弃的数据项,以节省读取周期。
申请公布号 CN1307557C 申请公布日期 2007.03.28
申请号 CN200410005295.8 申请日期 2004.02.18
申请人 威盛电子股份有限公司 发明人 黄锡霖
分类号 G06F12/02(2006.01) 主分类号 G06F12/02(2006.01)
代理机构 隆天国际知识产权代理有限公司 代理人 郭凤麟;徐恕
主权项 1、一种动态控制先进先出内存存取流程的方法,其中运用一连接该第一先进先出装置的控制电路,且该方法包含下列步骤:a)检测该第一先进先出装置中发出的读取激活信号,其中一第一读取指针存有该第一先进先出装置中被读取的数据项于一第一先进先出内存中的地址;b)检测该第一先进先出装置中发出的写入激活信号,其中一第一写入指针中存有一待被写进该第一先进先出内存中的地址;c)检测一或多丢弃数据项,且这些丢弃数据项的地址始于该第一读取指针所存的地址;d)将下一有效数据项的地址载进该第一读取指针中;e)由该控制电路接收与图形有关的一有效数据项,其中该有效数据项至少包含一有效位、一表头位、一最后位、一辨识部份及一记作数据/表头的酬载部份;f)判断该接收的有效数据项是否为一表头项:当判定该有效数据项为一表头项时,执行下一步骤g,其中该表头项包含一辨识卷标,用以辨识三角形;g)写入该表头项至一第二先进先出装置、送出该表头项的表头数据至一算术逻辑单元、设定一存于一正反器的位为逻辑0、以及送出该辨识卷标至一连接至该算术逻辑单元的控制器,其中该正反器对应于该三角形,该算术逻辑单元包含于该控制电路中;h)处理该送至该算术逻辑单元的表头数据;以及i)设定一缓存器中一位为逻辑1,其中该缓存器连接至该算术逻辑单元,且该位对应于该三角形。
地址 台湾省台北县