| 主权项 |
1.一种具凹蚀通道(Recessed Channel)元件之制造方法, 该制造方法包含: 定义一幕罩层图案于一基底上; 形成一凹蚀沟渠于该幕罩层图案间之该基底中; 形成一第一导电层以覆盖该基底、该幕罩层图案 与该凹蚀沟渠; 去除该幕罩层图案上之该第一导电层与该凹蚀沟 渠中之部分该第一导电层至一预定深度; 形成一反转间隙壁于该凹蚀沟渠上方之该幕罩层 图案之一侧壁外及该第一导电层之上; 形成一第二导电层于该幕罩层图案间与该第一导 电层上;以及 除去该幕罩层图案。 2.如请求项1所述之制造方法,其中形成凹蚀沟渠之 步骤系进行一非等向性蚀刻法或一等向性蚀刻法 。 3.如请求项1所述之制造方法,更包括: 形成一牺牲层于该凹蚀沟渠上; 掺杂离子于该凹蚀沟渠之该基底中;以及 去除该牺牲层。 4.如请求项3所述之制造方法,其中掺杂离子之步骤 包含倾斜植入离子于该基底中。 5.如请求项1所述之制造方法,其中于形成该第一导 电层之前,更包含形成一闸介电层于该凹蚀沟渠上 。 6.如请求项1所述之制造方法,其中去除该凹蚀沟渠 中之部分该第一导电层至一预定深度之步骤系以 一乾蚀刻之方式蚀刻部分该第一导电层。 7.如请求项6所述之制造方法,其中去除该幕罩层图 案上之该第一导电层之步骤更包含进行一化学机 械研磨法。 8.如请求项1所述之制造方法,其中更包含以该第二 导电层为一幕罩,轻掺杂离子于该基底,以形成一 接面于该第二导电层一侧之该基底中。 9.如请求项8所述之制造方法,其中去除部分该第一 导电层至该预定深度之步骤系为去除部份该第一 导电层,使该第一导电层之一上表面实质地接近于 该接面深度。 10.如请求项1所述之制造方法,更包含形成一间隙 壁于该反转间隙壁之一侧壁外之步骤。 11.如请求项10所述之制造方法,更包含以该间隙壁 为一幕罩,形成一源极/汲极区域于该间隙壁一侧 之该基底中之步骤。 12.一种具凹蚀通道之半导体元件,该半导体元件包 含: 一基底,具有一凹蚀沟渠; 一闸极,位于该凹蚀沟渠之上并突出于该基底,该 闸极更包含一第一导电层以及一第二导电层,该第 一导电层系位于该基底中之该凹蚀沟渠内且不填 满该凹蚀沟渠,该第二导电层位于该第一导电层之 上并突出于该基底,其中该第二导电层之宽度由下 往上渐次地增加; 一第一掺杂区域,位于该闸极之一侧边之该基底中 ;以及 一反转间隙壁,位于该第一导电层之上以及该第二 导电层之一侧壁上,用以隔离该闸极与该第一掺杂 区域。 13.如请求项12所述之半导体元件,其中该第一导电 层包含一多晶矽层,该第二导电层包含一金属层。 14.如请求项13所述之半导体元件,其中该金属层包 含一氮化钨层。 15.如请求项12所述之半导体元件,其中该反转间隙 壁之材料系选自由氧化矽、低介电常数介电质所 组成之族群其中之一或其组合。 16.如请求项12所述之半导体元件,其中该半导体元 件更包含一间隙壁,位于该反转间隙壁之一侧壁外 。 17.如请求项16所述之半导体元件,其中该间隙壁之 材料包含氮化矽。 18.如请求项12所述之半导体元件,其中该半导体元 件更包含一第二掺杂区域,位于该第一掺杂区域外 侧之该基底中。 19.如请求项12所述之半导体元件,其中该第二导电 层位于该基底中之深度近似于该第一掺杂区域之 深度。 20.如请求项12所述之半导体元件,其中该半导体元 件更包含一闸极介电层,覆盖于该凹蚀沟渠之上。 图式简单说明: 第1图显示习知半导体元件中闸极与汲极间重叠区 域之示意图;以及 第2图至第11图显示应用本发明具凹蚀通道元件制 造方法之一实施例之剖面示意图。 |
