| 主权项 |
1.一种非挥发性半导体记忆装置,包括: 复数正式记忆体单元,其各自以非挥发性的方式记 忆1位元之资料; 复数备用记忆体单元,在该复数正式记忆体单元之 中存在缺陷记忆体单元之情况,用以替代该缺陷记 忆体单元,每2单元系以非挥发性的方式记忆1位元 的资料; 控制电路,按照来自外部之存取自该复数正式记忆 体单元之中选择和位址信号对应之第一记忆体单 元群,而且和该第一记忆体单元群之选择平行的自 该复数备用记忆体单元选择第二记忆体单元群;以 及 选择放大部,按照该位址信号自该第一、第二记忆 体单元群之中选择读出记忆体单元群,将该读出记 忆体单元群保存之资料放大后输出。 2.如申请专利范围第1项之非挥发性半导体记忆装 置,其中,还包括资料线群,用以读出第二记忆体单 元群之资料; 该选择放大部包括: 复数感测放大器电路,个数和该读出记忆体单元群 所含之记忆体单元个数相同;及 选择部,按照该位址信号将传送应读出之资料之该 资料线群之中之一部分选择性的和该复数感测放 大器电路连接。 3.如申请专利范围第1项之非挥发性半导体记忆装 置,其中,该复数正式记忆体单元排成行列状; 还包括: 复数字元线,沿着该复数正式记忆体单元之列设置 ; 复数位元线,沿着该复数正式记忆体单元之行设置 ; 复数参照记忆体单元,和配置该复数正式记忆体单 元之区域相邻的设置,沿着该复数正式记忆体单元 之行方向排列成行,在读出该正式记忆体单元时保 存用以判别读出値之参照値; 第一、第二资料线,其中一方和该复数正式记忆体 单元之其中之一连接,另一方和该复数参照记忆体 单元之其中之一连接;以及 第三、第四资料线,各自和该复数备用记忆体单元 之中成对的记忆既定之1位元之第一、第二备用记 忆体单元连接。 4.如申请专利范围第1项之非挥发性半导体记忆装 置,其中,该复数正式记忆体单元排成行列状; 包括: 复数数位线,和该复数正式记忆体单元之各列对应 的各设置1条,在写入时选择列;及 复数字元线,和该复数正式记忆体单元之各列对应 的各设置2条,在读出时选择列; 在各列之该复数正式记忆体单元和对应之2条该字 元线交互的连接; 该非挥发性半导体记忆装置还包括复数参照记忆 体单元,和配置该复数正式记忆体单元之区域相邻 的设置,沿着该复数正式记忆体单元之列方向排列 成列,在读出该正式记忆体单元时保存用以判别读 出値之参照値。 5.一种非挥发性半导体记忆装置,包括: 复数正式记忆体单元; 复数备用记忆体单元,在该复数正式记忆体单元之 中存在缺陷记忆体单元之情况,用以替代该缺陷记 忆体单元; 第一资料线群,按照来自外部之存取自该复数正式 记忆体单元之中读出第一资料群; 第二资料线群,自该复数备用记忆体单元之中和该 第一资料之读出平行的读出第二资料群;以及 选择放大部,按照位址信号自该第一、第二资料群 之中将读出资料群选择性的放大后输出。 6.如申请专利范围第5项之非挥发性半导体记忆装 置,其中,该选择放大部包括: 复数感测放大器电路,个数和该读出资料群所含之 资料之个数相同;及 选择部,按照该位址信号将传送应读出之资料之该 第一、第二资料线群之中之一部分选择性的和该 复数感测放大器电路连接。 7.如申请专利范围第6项之非挥发性半导体记忆装 置,其中,还包括冗余控制部,接受该位址信号后,检 测是否是和缺陷记忆体单元对应之位址; 该第一、第二资料线群所含之复数资料线按照既 定之顺序排列; 该选择部按照该冗余控制部之输出,将自该第一、 第二资料线群之中所选择之资料线挪移成该既定 之顺序不变后,和该复数感测放大器连接。 8.一种非挥发性半导体记忆装置,包括: 复数正式记忆体单元; 复数备用记忆体单元,在该复数正式记忆体单元之 中存在缺陷记忆体单元之情况,用以替代该缺陷记 忆体单元;以及 程式阵列,非挥发性的记忆该缺陷记忆体单元之位 址; 该程式阵列包括复数程式组; 该复数程式组各自具有: 第一程式单元,由具有和该正式记忆体单元相同之 构造之非挥发性记忆体单元构成,对于缺陷记忆体 单元之位址对应之程式组记忆表示是否已记忆之 旗标位元;及 第二程式单元,记忆缺陷记忆体单元之位址; 该非挥发性半导体记忆装置还包括: 选择电路,按照程式组位址选择各自和该复数程式 组对应之复数旗标位元之中之一部分;及 端子,向外部读出该选择电路之输出。 9.如申请专利范围第8项之非挥发性半导体记忆装 置,其中,该程式阵列还包括电压切换电路,为了不 可逆的破坏该第一程式单元所含之非挥发性记忆 体单元,使得该旗标位元表示对应之程式组之已记 忆,选择性的供给该第一程式单元自外部输入之高 电压。 10.如申请专利范围第8项之非挥发性半导体记忆装 置,其中,按照复数位换单位分割配置该复数备用 记忆体单元; 该复数程式组之个数比该复数位换单位之个数小 。 11.如申请专利范围第8项之非挥发性半导体记忆装 置,其中,按照复数位换单位分割配置该复数备用 记忆体单元; 该复数程式组各自还具有第三程式单元,记忆指定 该复数位换单位之中之一个之资料。 12.如申请专利范围第8项之非挥发性半导体记忆装 置,其中: 该复数程式组各自还具有一致性检测部,检测与所 记忆之缺陷记忆体单元对应之位址和输入位址之 一致性; 还包括写入用驱动器,按照该一致性检测部之输出 ,使对于该正式记忆体单元之写入信号变成不活化 。 图式简单说明: 图1系表示本发明之非挥发性半导体记忆装置1之 构造之概略方块图。 图2系用以说明图1所示之非挥发性半导体记忆装 置1之读出系之方块图。 图3系用以说明图1所示之非挥发性半导体记忆装 置1之写入系之方块图。 图4系更具体的表示图2、3所示之构造之电路图。 图5系用以说明在写用驱动器131在备用元件选择时 控制非活化之电路例之电路图。 图6系表示在图1之程式阵列36之构造之电路图。 图7系表示一般之MTJ元件之电阻値之变化图。 图8系表示固定后之MTJ元件之电阻値之变化图。 图9系表示在图1之CAM阵列38之构造之电路图。 图10系表示在图9之一致性检测部431之构造之电路 图。 图11系表示在图1之选择放大部40之构造之电路图 。 图12系表示关于实施例2之非挥发性半导体记忆装 置之资料读出之构造图。 图13系说明在图12所说明之记忆体阵列10a及备用记 忆体阵列12a之更详细之构造之电路图。 图14系表示相变化记忆体之记忆体单元之形状之 平面图。 图15系在图14之A-A剖面之剖面图。 图16系图14所示之记忆体单元阵列之等价电路图。 图17系将本发明应用于相变化记忆体之情况之电 路图。 图18系表示具有隧道接面部之记忆体单元之构造 之概略图。 图19系说明对于MTJ记忆体单元之资料写入动作之 概念图。 图20系说明在资料写入时之资料写入电流和隧道 磁阻元件之磁化方向之关系之概念图。 图21系说明来自MTJ记忆体单元之资料读出之概念 图。 |
