记忆体微铺砖式请求重排序技术

摘要

依据一实施例，揭露一记忆体控制器。该记忆体控制器包括分派逻辑单元、一重排序表、及一交易组译器。该分派逻辑单元接收存取一记忆体通道之一请求，并将该请求分派以存取该通道内之两个或更多个可独立定址次通道其中一者。该重排序表包括两个或更多个表元件。各表元件包括一共用位址构件及对应于各该等两个或更多个可独立定址次通道之一独立位址构件。该交易组译器组合一重排序表元件中之该共用与独立位址构件，并发布一单一记忆体交易。