| 主权项 |
1.一种嵌入式半导体产品,其包含: 一半导体基底; 一第一隔离沟槽,毗邻于该半导体基底之一逻辑单 元主动区; 一第二隔离沟槽,毗邻于该半导体基底之一记忆单 元主动区,其中该第二隔离沟槽较该第一隔离沟槽 为深;以及 一储存电容,其具有一储存电容板层至少部份形成 于该第二隔离沟槽中。 2.如申请专利范围第1项所述之嵌入式半导体产品, 其中该第一隔离沟槽具有一大体介于2500-5000埃之 深度。 3.如申请专利范围第1项所述之嵌入式半导体产品, 其中该第二隔离沟槽具有一大体介于4000-9000埃之 深度。 4.如申请专利范围第1项所述之嵌入式半导体产品, 其更包括一第一隔离区域形成于该第一隔离沟槽 中,以及一第二隔离区域于形成该第二隔离沟槽中 。 5.如申请专利范围第4项所述之嵌入式半导体产品, 其中该储存电容板层至少部份形成于该第二隔离 区域中。 6.如申请专利范围第5项所述之嵌入式半导体产品, 其中该储存电容乃包含该第二隔离沟槽之一侧壁, 一电容介电层形成于该侧壁上,且该储存电容板形 成于该电容介电层上。 7.一种制造嵌入式半导体产品的方法,其包括: 提供一半导体基底; 形成一第一隔离沟槽,毗邻于该半导体基底之一逻 辑单元主动区; 形成一第二隔离沟槽,毗邻于该半导体基底之一记 忆单元主动区,其中该第二隔离沟槽较该第一隔离 沟槽为深;以及 形成一储存电容,其具有一储存电容板层至少部份 形成于该第二隔离沟槽中。 8.如申请专利范围第7项所述之制造嵌入式半导体 产品的方法,其中该半导体基底乃包含矽半导体基 底。 9.如申请专利范围第7项所述之制造嵌入式半导体 产品的方法,其中该第一隔离沟槽乃形成至一大体 介于2500-5000埃之深度。 10.如申请专利范围第7项所述之制造嵌入式半导体 产品的方法,其中该第二隔离沟槽系形成一大体介 于4000-9000埃之深度。 11.如申请专利范围第7项所述之制造嵌入式半导体 产品的方法,其更包括于该第一隔离沟槽中形成一 第一隔离区域,以及于该第二隔离沟槽中形成一第 二隔离区域。 12.如申请专利范围第11项所述之制造嵌入式半导 体产品的方法,其中该储存电容板层至少部份形成 于该第二隔离区域中。 13.如申请专利范围第12项所述之制造嵌入式半导 体产品的方法,其中该储存电容乃包括该第二隔离 沟槽之一侧壁,一电容介电层形成于该侧壁上,且 该储存电容板形成于该电容介电层上。 14.一种制造嵌入式半导体产品的方法,其包括: 提供一半导体基底; 同时形成一第一隔离沟槽与一第二隔离沟槽,其中 该第一隔离沟槽乃毗邻于该半导体基底之一逻辑 单元主动区,而该第二隔离沟槽则毗邻于该半导体 基底之一记忆单元主动区; 进一步蚀刻该第二隔离沟槽,而不蚀刻该第一隔离 沟槽,因此该第二隔离沟槽较该第一隔离沟槽为深 ;以及 形成一储存电容,其具有一储存电容板层至少部份 形成于该第二隔离沟槽中。 15.如申请专利范围第14项所述之制造嵌入式半导 体产品的方法,其中该半导体基底系包含矽半导体 基底。 16.如申请专利范围第14项所述之制造嵌入式半导 体产品的方法,其中该第一隔离沟槽系形成一大体 介于2500-5000埃之深度。 17.如申请专利范围第14项所述之制造嵌入式半导 体产品的方法,其中该第二隔离沟槽系形成一大体 介于4000-9000埃之深度。 18.如申请专利范围第14项所述之制造嵌入式半导 体产品的方法,其更包括于该第一隔离沟槽中形成 一第一隔离区域,以及于该第二隔离沟槽中形成一 第二隔离区域。 19.如申请专利范围第18项所述之制造嵌入式半导 体产品的方法,其中该储存电容板层至少部份形成 于该第二隔离区域中。 20.如申请专利范围第19项所述之制造嵌入式半导 体产品的方法,其中该储存电容乃包括该第二隔离 沟槽之一侧壁,一电容介电层形成于该侧壁上,且 该储存电容板形成于该电容介电层上。 图式简单说明: 第1图至第7图系阐述依照本发明所制造之嵌入式 半导体产品于不同阶段下之一系列剖面侧视概略 图。 |
