| 主权项 |
1.一种在记忆体装置中将失效记忆体位置的位址 程式化的方法,其包括: 产生多数个失效位址讯号,其系对应在该记忆体装 置中多数个失效记忆体位置的位址;以及 将该些失效记忆体位置的位址程式化为程式化胞, 其系用于藉由一冗余电路在读取或写入运作期间 使用于该些失效记忆体位置的位址。 2.如申请专利范围第1项所述之在记忆体装置中将 失效记忆体位置的位址程式化的方法,其更包括: 在该记忆体装置的一测试期间依序地闩上该些失 效位址讯号以判断在记忆体装置中该失效记忆体 位置来提供多数个失效记忆体位置的闩位址;以及 依序同步地提供该些失效记忆体位置的闩位址至 该程式化胞。 3.如申请专利范围第1项所述之在记忆体装置中将 失效记忆体位置的位址程式化的方法,其中程式化 该些失效记忆体位置的位址包括依序同步地将该 些失效记忆体位置的闩位址程式化为该程式胞。 4.如申请专利范围第1项所述之在记忆体装置中将 失效记忆体位置的位址程式化的方法,其中产生多 数个失效位址讯号包括在将该些失效记忆体位置 的闩位址程式化为该程式胞之前于该记忆体装置 的一测试期间产生用于该记忆体装置的所有失效 位址讯号。 5.如申请专利范围第1项所述之在记忆体装置中将 失效记忆体位置的位址程式化的方法,其中产生多 数个失效位址讯号包括在用于该记忆体装置的一 测试顺序中产生该些失效位址讯号;以及 其中将该些失效记忆体位置的位址程式化为程式 胞包括以平行方式将该些失效记忆体位置的位址 程式化为该程式胞。 6.一种用于记忆体装置的失效位址程式化方法,其 包括: 产生至少一个关于一失效胞一位置的失效位址讯 号; 应用该失效位址讯号至一对应程式化胞以回应一 选择讯号; 判断用于该记忆体装置的所有失效位址是否已应 用至该程式化胞;以及 倘若所有失效位址讯号应用至该程式化胞时,则依 序同步地将该失效位址讯号程式化为所有程式化 胞以回应一程式化讯号。 7.如申请专利范围第6项所述之用于记忆体装置的 失效位址程式化方法,其中该程式化胞包括连结或 阻断的保险丝以回应该失效位址讯号。 8.如申请专利范围第7项所述之用于记忆体装置的 失效位址程式化方法,其中该保险丝是抗保险丝或 电子保险丝。 9.一种在记忆体装置中的失效位址程式化电路,其 包括: 多数个闩,其系用以储存对应在该记忆体装置中多 数个失效记忆体位置的位址的多数个失效位址讯 号并且在闩上该些失效位址讯号之后提供用于程 式化的该些失效记忆体位置的位址。 10.如申请专利范围第9项所述之在记忆体装置中的 失效位址程式化电路,其中在该记忆体的一测试期 间该些失效位址讯号会依序被判断来决定在该记 忆体中该失效记忆体位置以提供多数个失效记忆 体位置的闩位址。 11.如申请专利范围第9项所述之在记忆体装置中的 失效位址程式化电路,其更包括: 耦接至该些闩的多数个程式化胞,其中该些程式化 胞用以依序同步地程式化多数个失效记忆体位置 的位址。 12.一种半导体装置的失效位址程式化电路,其包括 : 第一至第n闩单元,其系用以储存m个位元的失效位 址讯号以回应第一至第n选择讯号,其中该失效位 址讯号是具有关于在该半导体记忆体装置中失效 胞的资讯;以及 第一至第n程式化胞,其系用以接收从该第一至第n 闩单元输出的该失效位址讯号并执行对应该失效 位址讯号的程式化运作以回应程式化讯号, 其中该第一至第n程式化胞同步地执行该程式化运 作以回应该程式化讯号。 13.如申请专利范围第12项所述之半导体装置的失 效位址程式化电路,其中各第一至第n闩单元包括: m个开关,其系用以传送或阻断m位元的该失效位址 讯号以回应该对应选择讯号;以及 m个闩,其系用以接收与储存来自于m个该开关的该 失效位址讯号。 14.如申请专利范围第13项所述之半导体装置的失 效位址程式化电路,其中该开关是电晶体,其系依 据该选择讯号而开启或关闭。 15.如申请专利范围第12项所述之半导体装置的失 效位址程式化电路,其中该第一至第n选择讯号是 藉由一模式暂存器集合讯号来控制,并且依序地作 动。 16.如申请专利范围第12项所述之半导体装置的失 效位址程式化电路,其中该第一至第n程式化胞分 别地包括连结或阻断的保险丝以回应m个位元的该 失效位址讯号。 17.如申请专利范围第16项所述之半导体装置的失 效位址程式化电路,其中该保险丝是抗保险丝或电 子保险丝。 18.如申请专利范围第12项所述之半导体装置的失 效位址程式化电路,其中该程式化讯号是一电流或 一电压,其系从外部透过至少一输入/输出接脚或 一垫片输入。 19.一种用于半导体记忆体装置的失效位址程式化 方法,其包括: 产生至少一个失效位址讯号,其系具有关于藉由测 试该半导体记忆体装置发现的一失效胞的一位置 的资讯; 应用该失效位址讯号至一对应程式化胞以回应一 选择讯号; 判断所有该失效位址讯号是否应用至程式化胞;以 及 倘若所有该失效位址讯号应用至程式化胞时,则在 所有程式化胞中同步地程式化该失效位址讯号以 回应一程式化讯号。 20.如申请专利范围第19项所述之用于半导体记忆 体装置的失效位址程式化方法,其中该程式化胞包 括连结或阻断的保险丝以回应该失效位址讯号。 21.如申请专利范围第20项所述之用于半导体记忆 体装置的失效位址程式化方法,其中该保险丝是抗 保险丝或电子保险丝。 22.如申请专利范围第19项所述之用于半导体记忆 体装置的失效位址程式化方法,其中该程式化讯号 是一电流或一电压。 23.如申请专利范围第19项所述之用于半导体记忆 体装置的失效位址程式化方法,其中倘若产生多数 个失效位址讯号时则应用该失效位址讯号至该对 应程式化胞是藉由依序地应用该失效位址讯号至 该对应程式化胞来执行。 24.一种半导体记忆体装置,其包括: 多数个记忆体库; 一冗余电路,其系用以在该些记忆体库的记忆胞中 包括该失效胞的情况下以一正常胞取代一失效胞 以回应第一至第n控制讯号; 一失效位址程式化电路,其系用以程式化具有关于 该失效胞的位置的资讯的该失效位址讯号以回应 第一至第n选择讯号,并且产生对应该失效位址讯 号的第一至第n保险丝讯号;以及 第一至第n比较单元,其系用以将写入位址讯号与 该第一至第n保险丝讯号进行比较,且倘若该写入 位址讯号相同于该第一至第n保险丝讯号时,则会 产生用以控制该冗余电路的该第一至第n控制讯号 , 其中倘若产生多数个失效位址讯号时,则该失效位 址程式化电路会同步地程式化该失效位址讯号。 25.如申请专利范围第24项所述之半导体记忆体装 置,其中该失效位址程式化电路包括: 第一至第n闩单元,其系用以储存该失效位址讯号 以回应第一至第n选择讯号;以及 第一至第n程式化胞,其系用以接收从该第一至第n 闩单元输出的该失效位址讯号并且执行对应该失 效位址讯号的程式化运作以回应程式化讯号, 其中该第一至第n程式化胞同步地执行该程式化运 作以回应该程式化讯号,并且该失效位址讯号是具 有m个位元。 26.如申请专利范围第25项所述之半导体记忆体装 置,其中各第一至第n闩单元包括: m个开关,其系用以传送或阻断m位元的该失效位址 讯号以回应该对应选择讯号;以及 m个闩,其系用以接收与储存来自于m个该开关的该 失效位址讯号。 27.如申请专利范围第26项所述之半导体记忆体装 置,其中该开关是电晶体,其系依据该选择讯号开 启或关闭。 28.如申请专利范围第25项所述之半导体记忆体装 置,其中该第一至第n选择讯号是藉由一模式暂存 器集合讯号来控制,并且依序地作动。 29.如申请专利范围第25项所述之半导体记忆体装 置,其中该第一至第n程式化胞分别地包括连结或 阻断的保险丝以回应m个位元的该失效位址讯号。 30.如申请专利范围第29项所述之半导体记忆体装 置,其中该保险丝是抗保险丝或电子保险丝。 31.如申请专利范围第25项所述之半导体记忆体装 置,其中该程式化讯号是一电流或一电压,其系从 外部透过至少一输入/输出接脚或一垫片输入。 图式简单说明: 图1是显示传统失效位址程式化电路的方块图。 图2是绘示传统失效位址程式化方法的流程图。 图3是根据本发明显示失效位址程式化电路的方块 图。 图4是根据本发明绘示失效位址程式化方法的流程 图。 图5是根据本发明显示半导体记忆体装置的方块图 。 |
