发明名称 使用在利用及利用经速率匹配后多数位元之一位址以决定在速率匹配前该等位元的位址之电路
摘要 本发明包含用于实体层处理之众多实施例。一实施例从第一交错缓冲器内之位元的位址决定实体通道缓冲器内之位元的位址映射。该等实体通道缓冲器位址为对应于经速率匹配、位元扰密、第二交错和实体通道映射后之位元的位址决定。该等位元为利用已决定的实体通道缓冲器位址直接自第一交错缓冲器读取且写入实体通道缓冲器。另一实施例从实体通道缓冲器内之位元的位址决定第一交错缓冲器内之位元的位址映射。第一交错缓冲器位址为对应于经逆速率匹配、逆位元扰密、逆第二交错和逆实体通道映射后之位元的位址决定。该等位元为直接从已决定的第一交错缓冲器位址读取并写入实体通道缓冲器位址。
申请公布号 TWI275260 申请公布日期 2007.03.01
申请号 TW092127541 申请日期 2002.04.15
申请人 内数位科技公司 发明人 道格拉斯.凯斯特;乔治.麦克雷兰;约瑟夫.莫拉比透
分类号 H04B7/216(2006.01) 主分类号 H04B7/216(2006.01)
代理机构 代理人 蔡清福 台北市中山区中山北路3段27号13楼
主权项 1.一种使用在利用经速率匹配后多数位元之一位 址以决定在速率匹配前该等位元的位址之电路,该 电路包含: 一速率匹配引擎,其用来将该等位元归类为经加速 编码或经非加速编码;若该等位元归类为经非加速 编码,将该等位元当作一字串处理并决定该等位元 的位址;若该等位元归类为经加速编码,将该等位 元当作一单一字串处理;且利用系统性、同位1或 同位2字串之资讯决定该等位元之位址。 2.如申请专利范围第1项所述之电路,其中前述决定 归类为经加速编码之该等位元的该位址包含: 以逼近法求取该等位元之一位元之前于该一位元 之一位址前的击穿数量; 在逼近値附近搜寻一空间;以及 利用已知限制和中间値以该搜寻空间决定该一位 元之一位址。 3.如申请专利范围第1项之电路,其中前述决定归类 为经加速编码之该等位元的该位址包括: 针对该等位元之一位元,利用同位1序列和同位2序 列之一击穿比估计一系统比; 利用该估计系统比产生复数个系统比候选者;以及 针对每一候选者决定至少一个速率匹配后位址; 自该复数个候选者中决定一匹配候选者,其中该匹 配候选者之位址符合该一位元经速率匹配后之一 位址; 利用该匹配候选者决定系统性位元、同位1位元及 同位2位元的数量;以及 利用已决定的系统性位元数、同位1位元数及同位 2位元数决定该一位元之该位址。 4.如申请专利范围第3项之电路,其中该候选者数量 为三个。 5.如申请专利范围第4项之电路,其中每一候选者之 已决定的速率匹配后位址数量为四个。 6.一种利用经速率匹配后多数位元之一位址以决 定在速率匹配前该等位元的位址之电路,该电路包 含: 将该等位元归类为经加速编码或经非加速编码的 装置; 在该等位元归类为经非加速编码时,将该等位元当 作一字串处理且决定该等位元之一位址的装置;以 及 在该等位元归类为经加速编码时,将该等位元当作 一单一字串处理且利用系统性、同位1及同位2字 串之资讯决定该等位元之该位址的装置。 7.如申请专利范围第6项之电路,其中该决定归类为 经加速编码之该等位元的该位址的装置包括: 以逼近法求取该等位元之一位元之前于该一位元 之一位址前的击穿数量的装置; 在该逼近値附近搜寻一空间的装置;以及 利用已知限制和中间値以该搜寻空间决定该一位 元之一位址的装置。 8.如申请专利范围第6项之电路,其中该决定归类为 经加速编码之该等位元的该位址的装置包括: 针对该等位元之一位元,利用同位1序列和同位2序 列之一击穿比估计一系统比的装置; 利用该估计系统比产生复数个系统比候选者的装 置; 针对每一候选者决定至少一个速率匹配后位址的 装置;以及 自该复数个候选者中决定一匹配候选者的装置,其 中该匹配候选者之位址符合该一位元经速率匹配 后之一位址; 利用该匹配候选者决定系统性位元、同位1位元及 同位2位元之数量的装置;以及 利用已决定的系统性位元数、同位1位元数及同位 2位元数决定该一位元之位址的装置。 9.如申请专利范围第8项之电路,其中该候选者数量 为三个。 10.如申请专利范围第9项之电路,其中每一候选者 之已决定的速率匹配后位址数量为四个。 图式简单说明: 第一图为一无线TDD/CDMA通信系统的略图。 第二图为一实体层处理的略图。 第三图为〝推送(push)〞观点之一流程图。 第四图为〝推送〞观点之一实施例的简图。 第五图为〝推送〞速率匹配之一流程图。 第六图为〝推送〞位元扰密之一流程图。 第七图为〝推送〞观点之一替代实施例的简图。 第八图为〝推送〞位元扰密之替代实施例的流程 图。 第九图为〝推送〞第二交错之一流程图。 第十图为〝推送〞第二交错之一实例。 第十一图为〝推送〞实体通道映射之一流程图。 第十二图为情况2之〝推送〞实体通道映射之一实 例。 第十三图为情况3之〝推送〞实体通道映射之一实 例。 第十四图为情况4之〝推送〞实体通道映射之一实 例。 第十五图为〝拉出(pull)〞观点之一流程图。 第十六图为〝拉出〞观点之一实施例的简图。 第十七图为〝拉出“逆实体通道映射之一流程图 。 第十八图为情况2之〝拉出〞逆实体通道映射之一 实例。 第十九图为情况3之〝拉出〞逆实体通道映射之一 实例。 第二十图为情况4之〝拉出〞逆实体通道映射之一 实例。 第二十一图为〝拉出〞逆第二交错之一流程图。 第二十二图为〝拉出〞逆第二交错之一实例。 第二十三图为〝拉出“逆速率匹配之一流程图。 第二十四图和第二十五图为就已击穿加速码序列 〝拉出〞逆速率匹配之两种观点的流程图。 第二十六图为〝拉出〞逆位元扰密之一实施例的 流程图。 第二十七图为〝拉出〞观点之一替代实施例的简 图。 第二十八图为〝拉出〞位元扰密之替代实施例之 一流程图。 第二十九图为〝缩减的第一交错器缓冲〞之一略 图。 第三十图A和第三十图B为一10毫秒TTI之〝缩减的第 一交错器缓冲〞的实例。 第三十一图A和第三十一图B为一10毫秒TTI之〝缩减 的第一交错器缓冲〞的实例。
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