| 主权项 |
1.一种静电放电(ESD)防护装置,至少包含: 一齐纳二极体区(Zener Diode),位于一基材中,其中该 齐纳二极体区至少包含: 一第一掺杂区与一第二掺杂区,形成于该基材中; 一第一闸极,设置于该第一掺杂区与该第二掺杂区 之间,该第一闸极具有一浮动电位;以及 一第一轻掺杂汲极(LDD)特征与一第二轻掺杂汲极 特征,形成于该基材中,其中该第一轻掺杂汲极特 征系设于该第一掺杂区与该第一闸极之间以及该 第二轻掺杂汲极特征设于该第二掺杂区与该第一 闸极之间;以及 一N型金氧半导体(NMOS)装置,位于相邻该齐纳二极 体区之该基材中,其中该NMOS装置至少包含: 一源极与一汲极,形成于该基材中;以及 一第二闸极,设置于该源极与该汲极之间。 2.如申请专利范围第1项所述之静电放电防护装置, 其中该齐纳二极体区之该第一掺杂区与该第二掺 杂区系安排连接至一输入/输出(I/O)接垫。 3.如申请专利范围第1项所述之静电放电防护装置, 其中在该NMOS装置中之该源极与该闸极系接地。 4.如申请专利范围第1项所述之静电放电防护装置, 其中在该NMOS装置中之该汲极系安排连接至一输入 /输出(I/O)接垫。 5.如申请专利范围第1项所述之静电放电防护装置, 其中在该NMOS装置中之该汲极与在该齐纳二极体区 中之该第一掺杂区系形成自一单一掺杂区。 6.如申请专利范围第1项所述之静电放电防护装置, 其中在该NMOS装置中没有轻掺杂汲极特征。 7.如申请专利范围第1项所述之静电放电防护装置, 其中该NMOS装置与该齐纳二极体区系形成在该基材 中之一P型井中。 8.如申请专利范围第7项所述之静电放电防护装置, 其中该P型井更至少包含一P型掺杂区。 9.如申请专利范围第8项所述之静电放电防护装置, 其中该P型掺杂区系接地。 10.如申请专利范围第8项所述之静电放电防护装置 ,其中该P型掺杂区系配置用来包围该NMOS装置以及 该齐纳二极体区。 11.如申请专利范围第8项所述之静电放电防护装置 ,其中该P型掺杂区系藉由形成在该基材中之一隔 离特征来与该NMOS装置以及该齐纳二极体区分离。 12.如申请专利范围第1项所述之静电放电防护装置 ,其中该第一掺杂区与该第二掺杂区至少包含N型 掺质。 13.如申请专利范围第1项所述之静电放电防护装置 ,其中该第一轻掺杂汲极特征与该第二轻掺杂汲极 特征至少包含N型掺质。 14.一种具有静电放电防护之积体电路,至少包含: 形成于一基材中之一静电放电防护装置,该静电放 电防护装置具有厚度为一第一厚度之一第一闸极 介电材料、并不具有轻掺杂汲极结构、且系配置 用来保护形成在该基材中之复数个核心装置,其中 该些核心装置之其中至少一者具有一第二闸极介 电材料,该第二闸极介电材料具有厚于该第一厚度 之一第二厚度。 15.如申请专利范围第14项所述之具有静电放电防 护之积体电路,其中该些核心装置至少包含至少具 有厚度为该第一厚度之一第三闸极介电材料的至 少一装置。 16.如申请专利范围第14项所述之具有静电放电防 护之积体电路,其中该些核心装置至少包含具有一 轻掺杂汲极结构之复数个金氧半电晶体。 17.如申请专利范围第14项所述之具有静电放电防 护之积体电路,其中该些核心装置至少包含配置用 来接触之一矽化金属层。 18.一种具有静电放电防护之积体电路,至少包含: 一静电放电防护装置,包含至少一金氧半导体装置 ,该静电放电防护装置至少包含: 一第一掺质型式之一第一轻掺杂区与一第二轻掺 杂区位于一基材中; 一第一闸极电极,位于该第一轻掺杂区与该第二轻 掺杂区之间,且藉由具有一第一厚度之一第一闸极 介电材料来与该基材分离;以及 一第一重掺杂区与一第二重掺杂区,设置于靠近该 第一轻掺杂区与该第二轻掺杂区之处;以及 一受静电放电保护之装置,包含至少一金氧半电晶 体,该受静电放电保护之装置至少包含: 一第二掺质型式之一第三重掺杂区与一第四重掺 杂区,形成于一基材中;以及 一第二闸极电极,位于该第三重掺杂区与该第四重 掺杂区之间,其中该第二闸极电极藉由具有厚度厚 于该第一厚度之一第二厚度的一第二闸极介电材 料来与该基材分离。 19.如申请专利范围第18项所述之具有静电放电防 护之积体电路,其中该第一掺质型式与该第二掺质 型式之每一者至少包含N型掺质与P型掺质之其中 一者。 20.如申请专利范围第18项所述之具有静电放电防 护之积体电路,其中: 该第一轻掺杂区至少包含形成在一P掺杂基板中之 一N掺杂区; 该第一重掺杂区至少包含靠近于该N掺杂区之一N+ 掺杂区;以及 该N+掺杂区、该N掺杂区以及该P掺杂基板系形成一 齐纳二极体。 图式简单说明: 第1图系绘示本发明之一较佳实施例之积体电路结 构的示意图; 第2图系绘示本发明之一较佳实施例之静电放电防 护装置的示意图; 第3图系绘示本发明之一较佳实施例之静电放电防 护装置的示意图; 第4图系绘示本发明之一较佳实施例之静电放电防 护装置的示意图;以及 第5图系绘示本发明之一较佳实施例之具有静电放 电防护之积体电路装置的示意图。 |
