| 主权项 |
1.一种封装基板,包括: 一矽基材,具有相对应之一第一表面与一第二表面 ,且该矽基材内具有贯穿该第一表面与该第二表面 的多个贯孔; 一绝缘层,全面性地覆盖该矽基材之该第一表面、 该第二表面与该些贯孔内壁; 一内连线层,配置于该第一表面上方的该绝缘层上 ,且该些贯孔暴露出部分之该内连线层; 多个导电块,配置于该些贯孔内;以及 多个焊球垫,配置于该内连线层上,并透过该内连 线层分别电性连接至该些导电块。 2.如申请专利范围第1项所述之封装基板,其中该内 连线层系依序由多个图案化线路层与多个介电层 交互叠合而成。 3.如申请专利范围第2项所述之封装基板,其中该些 图案化线路层包括钛/铜合金层或钛/铜/钛合金层 。 4.如申请专利范围第2项所述之封装基板,其中该些 介电层之材质包括有机材料。 5.如申请专利范围第4项所述之封装基板,其中该些 介电层之材质包括聚醯亚胺(polyimide)。 6.如申请专利范围第1项所述之封装基板,其中该绝 缘层之材质包括二氧化矽(SiO2)。 7.如申请专利范围第1项所述之封装基板,其中该些 焊球垫包括镍/金合金层或镍钒/金合金层。 8.如申请专利范围第1项所述之封装基板,其中每一 导电块包括: 一铜/镍合金层,配置于该贯孔内;以及 一焊料块,配置于该铜/镍合金层上,并凸出于该贯 孔外。 9.如申请专利范围第1项所述之封装基板,更包括一 金属层,其系位于该些贯孔内,而配置于该些导电 块与该矽基材之间,以及该些导电块与该内连线层 之间。 10.如申请专利范围第9项所述之封装基板,其中该 金属层包括钛/铜合金层。 11.一种封装基板的制作方法,包括: 提供一矽基材,其中该矽基材具有相对应之一第一 表面与一第二表面,且该矽基材之该第一表面上已 形成有一第一绝缘层; 在该第一绝缘层上形成一内连线层; 在该内连线层上形成多个焊球垫; 在该矽基材内形成多个贯孔,其中该些贯孔暴露出 部分之该第一绝缘层; 在该矽基材之该第二表面与该些贯孔内壁上形成 一第二绝缘层; 移除该些贯孔所暴露之该第一绝缘层,以暴露出该 些部份之该内连线层;以及 在该些贯孔内形成多个导电块,其中该些导电块透 过该内连线层分别电性连接至该些焊球垫。 12.如申请专利范围第11项所述之封装基板的制作 方法,其中在该第一绝缘层上形成该内连线层的步 骤包括在该第一绝缘层上依序形成交互叠合的多 个图案化线路层与多个介电层。 13.如申请专利范围第12项所述之封装基板的制作 方法,其中形成每一图案化线路层的方法包括: 形成一导电材料层;以及 图案化该导电材料层。 14.如申请专利范围第13项所述之封装基板的制作 方法,其中形成该导电材料层的方法包括溅镀。 15.如申请专利范围第13项所述之封装基板的制作 方法,其中图案化该导电材料层的方法包括进行微 影与蚀刻制程。 16.如申请专利范围第12项所述之封装基板的制作 方法,其中形成每一介电层的方法包括: 形成一介电材料层;以及 图案化该介电材料层。 17.如申请专利范围第16项所述之封装基板的制作 方法,其中形成该介电材料层的方法包括印刷。 18.如申请专利范围第16项所述之封装基板的制作 方法,其中图案化该介电材料层的方法包括进行微 影制程。 19.如申请专利范围第11项所述之封装基板的制作 方法,其中在该内连线层上形成该些焊球垫的方法 包括: 形成一导电材料层;以及 图案化该导电材料层。 20.如申请专利范围第19项所述之封装基板的制作 方法,其中形成该导电材料层的方法包括溅镀。 21.如申请专利范围第19项所述之封装基板的制作 方法,其中图案化该导电材料层的方法包括进行微 影与蚀刻制程。 22.如申请专利范围第11项所述之封装基板的制作 方法,其中在该矽基材内形成该些贯孔的方法包括 : 形成一图案化光阻层于该矽基材的该第二表面; 以该图案化光阻层为罩幕,对该矽基材进行感应耦 合电浆(Inductively Coupled Plasma, ICP)蚀刻,以形成该些 贯孔;以及 移除该图案化光阻层。 23.如申请专利范围第11项所述之封装基板的制作 方法,其中在该矽基材之该第二表面与该些贯孔内 壁形成该第二绝缘层的方法包括进行电浆增益化 学气相沈积(Plasma Enhanced Chemical Vapor Deposition, PECVD )。 24.如申请专利范围第11项所述之封装基板的制作 方法,其中移除该些贯孔所暴露之该第一绝缘层的 方法包括: 形成一图案化光阻层于该矽基材之该第二表面上 方的该第二绝缘层上,且该图案化光阻层暴露出该 些贯孔内的该第一绝缘层; 以该图案化光阻层为罩幕,对该第一绝缘层进行感 应耦合电浆(Inductively Coupled Plasma, ICP)蚀刻,以暴露 出该些贯孔内的该内连线层;以及 移除该图案化光阻层。 25.如申请专利范围第11项所述之封装基板的制作 方法,其中在该些贯孔内形成该些导电块的方法包 括: 在该矽基材上形成一图案化光阻层,其中该图案化 光阻层暴露出该些贯孔; 以该图案化光阻层为罩幕,在该些贯孔内电镀形成 该些导电块;以及 移除该图案化光阻层。 26.如申请专利范围第11项所述之封装基板的制作 方法,其中在该些贯孔内形成该些导电块之前,更 包括在该矽基材上以及该些贯孔内全面形成一金 属材料层,且在该些贯孔内形成该些导电块之后, 更包括移除位于该些贯孔外的该金属材料层。 27.如申请专利范围第11项所述之封装基板的制作 方法,其中在该些贯孔内形成该些导电块之后,更 包括回焊该些导电块。 28.一种晶片封装结构,包括: 一封装基板,包括: 一矽基材,具有相对应之一第一表面与一第二表面 ,且该矽基材内具有贯穿该第一表面与该第二表面 的多个贯孔; 一绝缘层,全面性地覆盖该矽基材之该第一表面、 该第二表面与该些贯孔内壁; 一内连线层,配置于该第一表面上方的该绝缘层上 ,且该些贯孔暴露出部分之该内连线层; 多个导电块,配置于该些贯孔内; 多个焊球垫,配置于该内连线层上,并透过该内连 线层分别电性连接至该些导电块;以及 一晶片,配置于该第二表面上方的该绝缘层上,并 电性连接至该些导电块。 29.如申请专利范围第28项所述之晶片封装结构,其 中该内连线层系由多个图案化线路层与多个介电 层依序交互叠合而成。 30.如申请专利范围第29项所述之晶片封装结构,其 中该些图案化线路层包括钛/铜合金层或钛/铜/钛 合金层。 31.如申请专利范围第29项所述之晶片封装结构,其 中该些介电层之材质包括有机材料。 32.如申请专利范围第31项所述之晶片封装结构,其 中该些介电层之材质包括聚醯亚胺。 33.如申请专利范围第28项所述之晶片封装结构,其 中该绝缘层之材质包括二氧化矽。 34.如申请专利范围第28项所述之晶片封装结构,其 中该些焊球垫包括镍/金合金层或镍钒/金合金层 。 35.如申请专利范围第28项所述之晶片封装结构,其 中该些导电块包括: 一铜/镍合金层,配置于该贯孔内;以及 一焊料块,配置于该铜/镍合金层上,并凸出于该贯 孔外。 36.如申请专利范围第28项所述之晶片封装结构,更 包括一金属层,其系位于该些贯孔内,而配置于该 些导电块与该矽基材之间,以及该些导电块与该内 连线层之间。 37.如申请专利范围第36项所述之晶片封装结构,其 中该金属层包括钛/铜合金层。 38.如申请专利范围第28项所述之晶片封装结构,更 包括多个焊球,其系分别配置于该些焊球垫上。 39.一种晶片封装制程,包括: 提供一矽基材,其中该矽基材具有相对应之一第一 表面与一第二表面,且该矽基材之该第一表面上已 形成有一第一绝缘层; 在该第一绝缘层上形成一内连线层; 在该内连线层上形成多个焊球垫; 在该矽基材内形成多个贯孔,其中该些贯孔暴露出 部分之该第一绝缘层; 在该矽基材之该第二表面与该些贯孔内壁上形成 一第二绝缘层; 移除该些贯孔所暴露之该第一绝缘层,以暴露出该 些部份之该内连线层; 在该些贯孔内形成多个导电块,其中该些导电块透 过该内连线层分别电性连接至该些焊球垫;以及 配置一晶片于该第二表面上方的该第二绝缘层上, 并电性连接该晶片至该些导电块。 40.如申请专利范围第39项所述之晶片封装制程,其 中在该第一绝缘层上形成该内连线层的步骤包括 在该第一绝缘层上依序形成交互叠合的多个图案 化线路层与多个介电层。 41.如申请专利范围第40项所述之晶片封装制程,其 中形成每一图案化线路层的方法包括: 形成一导电材料层;以及 图案化该导电材料层。 42.如申请专利范围第41项所述之晶片封装制程,其 中形成该导电材料层的方法包括溅镀。 43.如申请专利范围第41项所述之晶片封装制程,其 中图案化该导电材料层的方法包括进行微影与蚀 刻制程。 44.如申请专利范围第40项所述之晶片封装制程,其 中形成每一介电层的方法包括: 形成一介电材料层;以及 图案化该介电材料层。 45.如申请专利范围第44项所述之晶片封装制程,其 中形成该介电材料层的方法包括印刷。 46.如申请专利范围第44项所述之晶片封装制程,其 中图案化该介电材料层的方法包括进行微影制程 。 47.如申请专利范围第39项所述之晶片封装制程,其 中在该内连线层上形成该些焊球垫的方法包括: 形成一导电材料层;以及 图案化该导电材料层。 48.如申请专利范围第47项所述之晶片封装制程,其 中形成该导电材料层的方法包括溅镀。 49.如申请专利范围第47项所述之晶片封装制程,其 中图案化该导电材料层的方法包括进行微影与蚀 刻制程。 50.如申请专利范围第39项所述之晶片封装制程,其 中在该矽基材内形成该些贯孔的方法包括: 形成一图案化光阻层于该矽基材的该第二表面; 以该图案化光阻层为罩幕,对该矽基材进行感应耦 合电浆(Inductively Coupled Plasma, ICP)蚀刻,以形成该些 贯孔;以及 移除该图案化光阻层。 51.如申请专利范围第39项所述之晶片封装制程,其 中在该矽基材之该第二表面与该些贯孔内壁形成 该第二绝缘层的方法包括进行电浆增益化学气相 沈积(Plasma Enhanced Chemical Vapor Deposition, PECVD)。 52.如申请专利范围第39项所述之晶片封装制程,其 中移除该些贯孔所暴露之该第一绝缘层的方法包 括: 形成一图案化光阻层于该矽基材之该第二表面上 方的该第二绝缘层上,且该图案化光阻层暴露出该 些贯孔内的该第一绝缘层; 以该图案化光阻层为罩幕,对该第一绝缘层进行感 应耦合电浆(Inductively Coupled Plasma, ICP)蚀刻,以暴露 出该些贯孔内的该内连线层;以及 移除该图案化光阻层。 53.如申请专利范围第39项所述之晶片封装制程,其 中在该些贯孔内形成该些导电块的方法包括: 在该矽基材上形成一图案化光阻层,其中该图案化 光阻层暴露出该些贯孔; 以该图案化光阻层为罩幕,在该些贯孔内电镀形成 该些导电块;以及 移除该图案化光阻层。 54.如申请专利范围第39项所述之晶片封装制程,其 中在该些贯孔内形成该些导电块之前,更包括在该 矽基材上以及该些贯孔内全面形成一金属材料层, 且在该些贯孔内形成该些导电块之后,更包括移除 位于该些贯孔外的该金属材料层。 55.如申请专利范围第39项所述之晶片封装制程,其 中在该些贯孔内形成该些导电块之后,更包括回焊 该些导电块。 56.如申请专利范围第39项所述之晶片封装制程,其 中在该内连线层上形成该些焊球垫之后,更包括在 该些焊球垫上形成多个焊球。 图式简单说明: 图1绘示为本发明之较佳实施例之一种封装基板的 示意图。 图2A~2R绘示为本发明之一较佳实施例之一种封装 基板的制作方法的示意图。 图3A~3B绘示为本发明之一较佳实施例之一种晶片 封装制程的示意图。 |
