| 主权项 |
1.一种资料错误率量测装置,用以量测一待测物之 一资料错误次数,该资料错误率量测装置包括: 一发送端伪随机码产生器,用以产生平行N位元之 一原伪随机码,N为大于1之整数,其中该持测物接收 该原伪随机码后输出平行N位元之一待测码; 一主伪随机码产生器,用以产生平行N位元之一主 伪随机码; 一仆伪随机码产生器,用以产生平行N位元之一仆 伪随机码; 一比较器,用以接收并比较该待测码、该主伪随机 码以及该仆伪随机码是否相同,以及输出一比较结 果;以及 一计数单元,耦接至该比较器,用以依据该比较结 果计数该资料错误次数。 2.如申请专利范围第1项所述之资料错误率量测装 置,其中该计数单元更依据该比较结果计数一比较 次数,以便由该比较次数与该资料错误次数计算出 该待测物之一资料错误率。 3.如申请专利范围第1项所述之资料错误率量测装 置,其中该待测物系一资料传输系统。 4.如申请专利范围第1项所述之资料错误率量测装 置,其中该仆伪随机码产生器接收该待测码,以及 依据目前之该待测码产生该仆伪随机码。 5.如申请专利范围第1项所述之资料错误率量测装 置,其中该主伪随机码产生器除于一预定期间接收 该待测码并据以产生该主伪随机码外,该主伪随机 码产生器不接收该待测码而自动产生该主伪随机 码。 6.如申请专利范围第1项所述之资料错误率量测装 置,其中该计数单元包括: 一编码器,用以接收该比较器所输出之该比较结果 ,并依据该比较结果将该次比较中错误位元数量编 码为多数个错误次数値并输出之; 一运算电路,用以接收并加总该些错误次数値,以 及输出一目前错误値;以及 一累加电路,用以依序接收每次之该目前错误値并 累加之,以输出该资料错误次数。 7.如申请专利范围第6项所述之资料错误率量测装 置,其中该运算电路包括: 多数个第一加法器,每一该些第一加法器各自接收 并加总对应之该些错误次数値其中二者,以及各自 输出一中间错误値;以及 一第二加法器,用以接收并加总该些中间错误値, 以输出该目前错误値。 8.如申请专利范围第6项所述之资料错误率量测装 置,其中该累加电路包括: 一累加器,用以将前次一累加结果与该目前错误値 相加,以输出目前之该累加结果;以及 一计数器,用以计数该累加器所输出目前该累加结 果之最高位元之溢位次数,以输出一计数结果,其 中该计数结果与该累加结果之结合即为该资料错 误次数。 9.如申请专利范围第1项所述之资料错误率量测装 置,其中该发送端伪随机码产生器、该主伪随机码 产生器以及该仆伪随机码产生器各自包括: 一伪随机码产生电路,用以依据一序列长度选择讯 号产生N+P-1位元且序列长度最长为2M-1之一源伪随 机码,其中M以及P为大于1之整数;以及 一符号密度控制电路,用以接收该源伪随机码,并 依据一符号密度选择讯号改变该源伪随机码之符 号密度而各自输出N位元且最低符号密度为1/2P之 该原伪随机码、该主伪随机码以及该仆伪随机码 。 10.如申请专利范围第9项所述之资料错误率量测装 置,其中该伪随机码产生电路包括: 多数个预算电路,用以各自依照多数个演算法其中 之一进行逻辑运算以输出N+P-1位元之一预算结果; 至少一多工器,用以依照该序列长度选择讯号而选 择并输出该些预算结果其中之一;以及 至少一暂存器,用以依时序暂存该多工器之输出, 并且输出该源伪随机码; 其中每一该些预算电路依照对应之该演算法而接 收该源伪随机码进行逻辑运算,以各自输出对应之 该预算结果。 11.如申请专利范围第10项所述之资料错误率量测 装置,其中若以MUXs表示该些多工器中之第s层多工 器,并且以REGs表示该些暂存器中之第s层暂存器,而 其中s为大于0并且小于等于 之整数,则REGs之输入 端耦接至MUXs之输入端,以及REGs之输出端耦接至MUXs -1之多数个输入端其中之一。 12.如申请专利范围第10项所述之资料错误率量测 装置,其中该些演算法其中之一系为Yx=Yx-7⊕Yx-6,其 中Yx表示该伪随机码产生电路所产生之伪随机码 之第x个位元,而x为大于0之整数。 13.如申请专利范围第9项所述之资料错误率量测装 置,其中该符号密度控制电路包括: N个符号密度控制器MDCn,用以接收该伪随机码产生 电路所之输出Zn至Zn+P-1并依照该符号密度选择讯 号控制决定伪随机码Dn之符号密度为1/2至1/2P并输 出之,其中Zn表示该伪随机码产生电路之第n个位元 输出,MDCn表示第n个该符号密度控制器,Dn表示第n个 该符号密度控制器之输出,而n为大于0且小于等于N 之整数。 14.一种伪随机码产生器,包括: 一伪随机码产生电路,用以依据一序列长度选择讯 号产生平行N+P-1位元且序列长度最长为2M-1之一源 伪随机码,其中N、M以及P为大于1之整数;以及 一符号密度控制电路,用以接收该源伪随机码,并 依据一符号密度选择讯号改变该源伪随机码之符 号密度而输出平行N位元且最低符号密度为1/2P之 一伪随机码。 15.如申请专利范围第14项所述之伪随机码产生器, 其中该伪随机码产生电路包括: 多数个预算电路,用以各自依照对应之演算法进行 逻辑运算以输出N+P-1位元之一预算结果; 至少一多工器,用以依照该序列长度选择讯号而选 择并输出该些预算结果其中之一;以及 至少一暂存器,用以依时序暂存该多工器之输出, 并且输出该源伪随机码; 其中每一该些预算电路依照对应之该演算法而接 收该源伪随机码进行逻辑运算,以各自输出对应之 该预算结果。 16.如申请专利范围第15项所述之伪随机码产生器, 其中若以MUXs表示该些多工器中之第s层多工器,并 且以REGs表示该些暂存器中之第s层暂存器,而其中s 为大于0并且小于等于 之整数,则REGs之输入端耦接 至MUXs之输入端,以及REGs之输出端耦接至MUXs-1之多 数个输入端其中之一。 17.如申请专利范围第15项所述之伪随机码产生器, 其中该些演算法其中之一系为Yx=Yx-7⊕Yx-6,其中Yx 表示该伪随机码产生电路所产生之伪随机码之第x 个位元,而x为大于0之整数。 18.如申请专利范围第14项所述之伪随机码产生器, 其中该符号密度控制电路包括: N个符号密度控制器MDCn,用以接收该伪随机码产生 电路之输出Zn至Zn+P-1并依照该符号密度选择讯号 控制决定伪随机码Dn之符号密度为1/2至1/2P并输出 之,其中Zn表示该伪随机码产生电路之第n个位元输 出,MDCn表示第n个该符号密度控制器,Dn表示第n个该 符号密度控制器之输出,而n为大于0且小于等于N之 整数。 图式简单说明: 图1所示为传统具有串列式资料错误率量测装置之 资料传输收发系统。 图2为传统之序列式伪随机码产生器。 图3为传统可程式化序列式伪随机码产生器架构。 图4是依照本发明较佳实施例说明的一种具有并列 式资料错误率量测装置之资料传输收发系统。 图5是依照本发明较佳实施例说明之一种并列式资 料错误率量测装置方块图。 图6为图5中计数单元之错误累加计数器之方块图 。 图7是依照本发明较佳实施例说明之一种并列式伪 随机码产生器方块图。 图8A是当M小于平行输出位元数时之图7中伪随机码 产生电路其中一实施例方块图。 图8B是图7中伪随机码产生电路之另一实施例方块 图。 图8C是图7中伪随机码产生电路之再一实施例方块 图。 图8D是图7中伪随机码产生电路之又一实施例方块 图。 图9A是进行演算法Yx=Yx-7⊕Yx-6且16位元输出之预算 电路。 图9B所示为由图9A简化后之序列长度27-1运算电路 。 图10A是图7中符号密度控制电路之方块图。 图10B是图10A中各符号密度控制单元之实施范例。 |
