| 发明名称 | 半导体存储器件 | ||
| 摘要 | 本发明提供一种半导体存储器件，该半导体存储器件抑制面积损失，并且小型化时的动作余量大。例如，对于DRAM等的存储阵列(ARY)，采用由64位数据位和9位校验位构成的纠错码方式，使伴随该纠错码方式的纠错码电路(ECC)与读出放大器串(SAA)相邻地配置。在芯片内，除了设置有由这种存储阵列ARY构成的额定存储阵列之外，还设置有与存储阵列(ARY)同样地具有(SAA)及与该(SAA)相邻的(ECC)的冗余存储阵列，解救制造时产生的缺陷。并且，在(ECC)中，在有激活指令时进行纠错，在有预充电指令时进行校验位的存储。 | ||
| 申请公布号 | CN1909114A | 申请公布日期 | 2007.02.07 |
| 申请号 | CN200610108315.3 | 申请日期 | 2006.08.01 |
| 申请人 | 株式会社日立制作所;尔必达存储器股份有限公司 | 发明人 | 关口知纪;竹村理一郎;秋山悟;半泽悟;梶谷一彦 |
| 分类号 | G11C29/44(2006.01);G11C7/06(2006.01) | 主分类号 | G11C29/44(2006.01) |
| 代理机构 | 北京市金杜律师事务所 | 代理人 | 季向冈 |
| 主权项 | 1.一种半导体存储器件，其特征在于，包括：多个存储阵列，该多个存储阵列的每一个包含多条字线、多条位线及多个存储单元；以及多个读出放大器串，该多个读出放大器串的每一个，分别与上述多个存储阵列的每一个对应地配置，且包含多个连接在上述多个位线上的多个读出放大器；其中，与上述多个读出放大器串的每一个相邻地配置有纠错码电路，该纠错编码电路在上述多个读出放大器所读出的数据的一部分有错误时进行修正。 | ||
| 地址 | 日本东京都 | ||