发明名称 |
半导体器件及使用该半导体器件的半导体集成电路 |
摘要 |
本发明提供一种半导体器件及使用该半导体器件的半导体集成电路,其根据电路的动作特性,灵活使用具有背栅的MOS,在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI,将薄膜埋入氧化膜层的下层半导体区域作为背栅,在逻辑电路块中,块中的负荷较轻的逻辑电路,适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路,使用连接了栅极和背栅的晶体管,利用栅极输入信号直接控制背栅。 |
申请公布号 |
CN1909231A |
申请公布日期 |
2007.02.07 |
申请号 |
CN200610107885.0 |
申请日期 |
2006.07.27 |
申请人 |
株式会社瑞萨科技 |
发明人 |
河原尊之;山冈雅直 |
分类号 |
H01L27/02(2006.01);H01L27/092(2006.01);H01L27/11(2006.01);H01L27/115(2006.01);H01L29/786(2006.01) |
主分类号 |
H01L27/02(2006.01) |
代理机构 |
北京市金杜律师事务所 |
代理人 |
季向冈 |
主权项 |
1.一种半导体器件,其特征在于,在半导体衬底上具有完全耗尽型SOI·MOS晶体管,所述晶体管具有经由埋入氧化膜形成的第一半导体层;形成在上述第一半导体层且具有上述第一半导体层厚度的源极区域和漏极区域;被上述源极区域和漏极区域夹持地形成的沟道区域;形成在该沟道区域的第一主面侧的第一栅极;由与上述埋入氧化膜下表面接触而形成的导电层构成的第二栅极;以及包围上述第一半导体层周围地形成在上述半导体衬底上的绝缘分离层,上述半导体器件包括第一电路,由上述第一栅极与上述第二栅极电连接的第一MOS晶体管构成;以及第二电路,由独立地对上述第一栅极和上述第二栅极的每一个进行电控制的第二MOS晶体管构成,上述第二电路的第二栅极由上述第一电路控制。 |
地址 |
日本东京都 |