半导体元件之多层内介电层及其制造方法

摘要

本发明为提供一种增进插塞模组表现的方法。一较佳实施例系包含藉由降低内介电层的表面差异度来改善所制得之插塞模组表现，其对制造电性插塞上将产生较佳的表现。此内介电层系包含复数层，第一层(如插塞蚀刻停止层610)系保护基底上元件免于受其后续蚀刻制程的损害，同时，一第二层(如第一介电层620)系覆盖于此第一层之上。由于基底上元件之轮廓表面(topography)差异，则藉第三层(如第二介电层630)用以填充间隙。第四层(如第三介电层640)之厚度可使内介电层达到预期的厚度且藉由一种可制得一非常平坦的内层之方法以完成此内介电层。此种多介电层之运用无须使用化学机械研磨制程即可消除内连线层中之轮廓表面差异(填充间隙与平坦化突起处)。

主权项

1.一种半导体元件之多层内介电层(MID),其中该半 导体元件系包括一场效电晶体(FET)及一基底,该多 层内介电层系包括: 覆盖于该场效电晶体上的该多层内介电层之一第 一层;以及 在该多层内介电层之该第一层上的该多层内介电 层之一第二层; 其中该多层内介电层之该第一层厚度相对于该多 层内介电层之该第二层厚度的厚度比例范围约自0 .06至0.90; 其中该多层内介电层更包括一第三层及一第四层 。 2.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中该第二层厚度系小于该场效电晶体 的闸极电极之厚度与500埃之总和。 3.如申请专利范围第2项所述之半导体元件之多层 内介电层,其中该第二层厚度系藉由一次常压化学 气相沈积法(sub-atmospheric chemical vapor deposition)以制 成,并以四乙基氧矽烷(TEOS)气体为主要气体。 4.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中该第一层厚度、该第二层厚度、该 第三层厚度之厚度总和系约小于该场效电晶体之 闸极电极之厚度与3000埃的总和。 5.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中该第三层系自一可流动介电材料制 得。 6.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中该第四层系为一已掺杂介电层,该 介电层具有约300埃以上之厚度。 7.如申请专利范围第6项所述之半导体元件之多层 内介电层,其中该第四层系自一掺杂磷之玻璃材料 制得。 8.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中用于该第一层、该第二层、及该第 三层之该材料系具有一介电常数,其中该材料之该 介电常数间之一关系式可表示为; DCFDL>DCTDL>DCSDL 其中DCFDL为该第一层之一介电常数,DCSDL为该第二 层之一介电常数,DCTDL为该第三层之一介电常数。 9.如申请专利范围第1项所述之半导体元件之多层 内介电层,其中用于该第一层、该第二层、及该第 三层之该材料系具有一反射系数,其中该材料之反 射系数间之一关系式可表示为: RIFDL>RISDL>RITDL 其中RIFDL为该第一层之一反射常数,RISDL为该第二 层之一反射常数,RITDL为该第三层之一反射常数。 10.一种半导体元件之多层内介电层(MID),其中该半 导体元件系包括一场效电晶体(FET)及一基底,该多 层内介电层系包括: 覆盖于该场效电晶体上的一含氮层;以及 至少一含氧层; 其中该含氧层之一厚度相对于该含氮层之厚度的 厚度比例范围约自1.1至15; 其中该多层内介电层含有至少四层。 11.如申请专利范围第10项所述之半导体元件之多 层内介电层,其中该第二层之厚度系小于该场效电 晶体的闸极电极之厚度与500埃之总和。 12.如申请专利范围第11项所述之半导体元件之多 层内介电层,其中该第二层之厚度系藉由次常压化 学气相沈积法以制成,并以四乙基氧矽烷(TEOS)气体 为主要气体。 13.如申请专利范围第10项所述之半导体元件之多 层内介电层,其中该第一层之厚度、该第二层之厚 度、该第三层之厚度的总和系约小于该场效电晶 体之闸极电极之厚度与3000埃的总和。 14.如申请专利范围第10项所述之半导体元件之多 层内介电层,其中该第四层系为一已掺杂介电层, 该介电层具有约300埃以上之厚度。 15.如申请专利范围第14项所述之半导体元件之多 层内介电层,其中该第四层系自一掺杂磷之玻璃材 料制得。 16.如申请专利范围第10项所述之半导体元件之多 层内介电层,其中该含氧层系包括两层未掺杂氧层 ,其中以一次常压化学气相沈积制程制得一第一未 掺杂氧层,且以一旋转涂布制程制得一第二未掺杂 氧层。 17.一种半导体元件之制造方法,其包括: 于一半导体基底上形成一场效电晶体; 于该半导体基底上形成一第一氮化层; 于该第一氮化层上形成一第一氧化层; 于该第一氧化层上形成一第二氧化层; 估算一第三氧化层之厚度;以及 于该第二氧化层上形成一第三氧化层。 18.如申请专利范围第17项所述之半导体元件之制 造方法,其中该第一氮化层系覆盖于该场效电晶体 元件之上,且其系以一低压化学气相沈积(low pressure chemical vapor deposition,LP-CVD)或一含氮电浆制 程制得该第一氮化层。 19.如申请专利范围第17项所述之半导体元件之制 造方法,其系以一次大气压化学气相沈积或是一常 压化学气相沉积法(atmospheric pressure chemical vapor deposition,APCVD)制程制得该第一氧化层。 20.如申请专利范围第17项所述之半导体元件之制 造方法,其中该第二氧化层系以一旋转涂布方法制 得。 21.如申请专利范围第17项所述之半导体元件之制 造方法,其中该估算步骤系包括藉由量测该第一氧 化层之厚度与该第二氧化层之厚度,并自三层氧化 层之总期望厚度减去该第一氧化层之厚度与该第 二氧化层之厚度以确定该第三氧化层之厚度。 22.如申请专利范围第21项所述之半导体元件之制 造方法,其中该第三氧化层系以高密度电浆化学气 相沉积法(high density plasma chemical vapor deposition)制 程或电浆辅助化学气相沈积(plasma enhanced chemical vapor deposition)制得。 图式简单说明: 第1图绘示插塞蚀刻停止层与光反射上之内层介电 层厚度变异之作用资料图。 第2图绘示用以对内层介电层进行平坦化制程之习 知技术流程图。 第3a及3b图绘示含有一内层介电层之基底剖面示意 图,其显示使用如第2图所示的习知技术平坦化制 程之前与之后的态样。 第4图绘示使用如第2图所示的习知技术平坦化制 程所得之数个晶片内层介电层厚度之资料示意图 。 第5图绘示依据本发明之较佳实施例对内层介电层 进行平坦化制程以降低表面变异性之流程图。 第6a至6e图绘示一基底之剖面示意图表,其显示依 据本发明之较佳实施例之形成具有低表面变异性 的内层介电层之各种步骤。 第7图绘示依据本发明之较佳实施例制造具有低表 面变异性的半导体元件之制程流程图。