| 主权项 |
1.一种晶片上系统,包括:一缓冲区记忆体;一系统滙流排,其被耦合至该缓冲区记忆体;复数个滙流排仲裁器,其被耦合至该系统滙流排;以及复数个功能模组,其被耦合至该等复数个滙流排仲裁器,该等复数个功能模组之每个功能模组都包含一用于耦合至该等复数个滙流排仲裁器之一滙流排仲裁器的DMA控制器,该DMA控制器提供直接记忆存取该缓冲区记忆体。2.如申请专利范围第1项之晶片上系统,其中:该等复数个滙流排仲裁器协商该等复数个功能模组对该系统滙流排的存取权。3.如申请专利范围第1项之晶片上系统,进一步包括:一微控制器,其被耦合至该系统滙流排。4.如申请专利范围第1项之晶片上系统,其中:该晶片上系统是一封包上语音型晶片上系统;以及该等复数个功能模组包含一个或一个以上信号处理器,用于处理复数个通讯通道的资料,该等一个或一个以上信号处理器直接记忆存取该缓冲区记忆体,以读取要处理的资料,以及写入处理后的资料;一主机连接埠,其耦合至一封包网路并且使用该封包网路收发封包承载,以及直接记忆存取该缓冲区记忆体,以从该缓冲区记忆体读取资料,而且将资料写入该缓冲区记忆体;以及一多通道串列埠主机连接埠,其耦合至一封包网路并且使用该封包网路收发资料,以及直接记忆存取该缓冲区记忆体,以从该缓冲区记忆体读取资料,而且将资料写入该缓冲区记忆体。5.一种分配式直接记忆存取一全域型缓冲区记忆体之方法,该方法包括:提供复数个功能单元,每个功能单元都具有一直接记忆存取控制器;藉由该复数个功能单元中至少其中一者要求存取一系统滙流排,以直接记忆存取该全域型缓冲区记忆体;藉由该复数个功能单元中至少其中一者仲裁存取该系统滙流排;藉由该复数个功能单元中至少其中一者取得存取该系统滙流排;藉由该复数个功能单元中至少其中一者建立一与该全域型缓冲区记忆体的直接记忆存取连接;以及藉由该复数个功能单元中至少其中一者从该全域型缓冲区记忆体的记忆体位置读取资料或写入资料。6.如申请专利范围第5项之方法,进一步包括:在藉由该复数个功能单元中至少其中一者直接记忆存取该全域型缓冲区记忆体之前,先将一串到资料流重新对应为一并列资料流。7.如申请专利范围第5项之方法,进一步包括:在藉由该复数个功能单元中至少其中一者直接记忆存取该全域型缓冲区记忆体之后,先将一并列资料流重新对应为一串列资料流。8.如申请专利范围第5项之方法,其中:该等步骤系在一晶片上系统上执行。9.如申请专利范围第8项之方法,其中:该晶片上系统是一封包上语音型系统,其一端系连接至一封包网路,而另一端系连接至一电话网路。10.一种分配式直接记忆存取控制系统,包括:一积体电路晶片,包括:一全域型记忆体;以及复数个直接记忆存取控制器,其被分配在该积体电路品片上之一系统的功能方块之中,该等复数个直接记忆存取控制器控制在该积体电路晶片上之该系统之功能方块对全域型记忆体的直接记忆存取。11.如申请专利范围第10项之分配式直接记忆存取控制系统,其中:该积体电路晶片进一步具有一系统滙流排,其被耦合在该全域型记忆体与该等复数个直接记忆存取控制器之间,该系统滙流排包括一资料滙流排,用于使资料可透过该资料滙流排在该记忆体与该积体电路晶片上之该系统之功能方块之间流动。12.如申请专利范围第11项之分配式直接记忆存取控制系统,其中:该积体电路晶片之该系统滙流排进一步包括DMA控制线路,用于要求直接记忆存取该全域型记忆体及使用该全域型记忆体控制直接记忆体资料流程。13.如申请专利范围第10项之分配式直接记忆存取控制系统,其中:该积体电路晶片之该全域型记忆体是一可直接存取记忆体,并且包含一直接记忆存取控制器。14.如申请专利范围第13项之分配式直接记忆存取控制系统,其中:该全域型记忆体的该直接记忆存取控制器包含一接收先进先出(FIFO)缓冲区,用于储存接收资料;一传输先进先出(FIFO)缓冲区,用于储存传输资料;一资料计数器,用于计数藉由直接记忆存取传输至记忆体及自记忆体接收的资料单元数量;以及控制逻辑,其被耦合至该接收FIFO缓冲区、该传输FIFO缓冲区及该资料计数器,用于控制藉由直接记忆存取的资料传输及接收。15.如申请专利范围第10项之分配式直接记忆存取控制系统,其中:该积体电路晶片之该等复数个直接记忆存取控制器包含一接收先进先出(FIFO)缓冲区,用于储存接收资料;一传输先进先出(FIFO)缓冲区,用于储存传输资料;一资料计数器,用于计数藉由直接记忆存取传输至记忆体及自全域型记忆体接收的资料单元数量;以及控制逻辑,其被耦合至该接收FIFO缓冲区、该传输FIFO缓冲区及该资料计数器,用于控制藉由直接记忆存取的资料传输及接收。16.如申请专利范围第15项之分配式直接记忆存取控制系统,其中:该积体电路晶片之该等复数个直接记忆存取控制器之一包含一重新对应记忆体,用于将并列资料重新对应为串到资料,及将串列资料重新对应并列资料。17.一种缓冲记忆体,其包括用于控制直接记忆存取一记忆体中资讯之直接记忆存取描述器表格,该直接记忆存取描述器表格包括:一个或一个以上直接记忆存取描述器清单,其被储存在该记忆体中,其中至少该等直接记忆存取描述器清单之一进一步包含有关要直接记忆存取之资料类型的资讯,该等一个或一个以上直接记忆存取描述器清单之每个直接记忆存取描述器清单都包含:一第一指标,用于指向该记忆体中的一第一起点位址,用于从该起点位址自该记忆体直接记忆存取资料以及将资料直接记忆存取至该记忆体。18.如申请专利范围第17项之缓冲记忆体,其中:至少该等直接记忆存取描述器清单之一进一步包含一第二指标,用于指向该记忆体中的一第二起点位址,用于从该起点位址自该记忆体直接记忆存取先前的状态资讯以及将先前的状态资讯直接记忆存取至该记忆体。19.如申请专利范围第17项之缓冲记忆体,其中:至少该等直接记忆存取描述器清单之一进一步包含一第三指标,用于指向该记忆体中的一第三起点位址,用于从该起点位址自该记忆体直接记忆存取程式码以及将程式码直接记忆存取至该记忆体。20.一种缓冲装置,包括:一第一直接记忆体存取描述器清单,其储存作为一忆体中之表之一部分,该第一直接记忆体存取描述器清单包括:一传送程式指向器,用以指向用于处理资料样本之频道之码之一第一起始位址;一样本类型描述,用以描述该资料样本之类型;一状态资讯指向器,用以指向可用于目前计算之资料样本计算之最后状态之记忆体中之状态资讯;一控制指向器,用以指向资料样本、码与状态资讯之控制资讯;以及一起始资料记忆体指向器,用以提供一起始位址至被直接记忆体存取之资料之记忆体。21.如申请专利范围第20项之缓冲装置,其中:该第一直接记忆体存取描述器清单进一步包括:一链结清单指向器,用于指向用于额外资料之一第二直接记忆体存取描述器清单,该额外资料藉由该记忆体直接记忆存取。22.如申请专利范围第21项之缓冲装置,其中该链结清单指向器将该第一直接记忆体存取描述器清单与该第二直接记忆体存取清单链在一起。23.如申请专利范围第20项之缓冲装置,其中该起始资料记忆体指向器指向记忆体中资料之一第一字以便直接记忆存取。24.如申请专利范围第20项之缓冲装置,其中该起始资料忆体指向器指向记忆体中资料之一第一方块以便直接记忆存取。25.如申请专利范围第20项之缓冲装置,其中该样本类型描述描述一串列埠上资料样本之类型。26.如申请专利范围第20项之缓冲装置,其中资料样本之类型为4位元、6位元以及16位元中其中一者。27.如申请专利范围第26项之缓冲装置,其中资料样本之类型为进一步被压缩之资料。28.如申请专利范围第27项之缓冲装置,其中该样本类型描述进一步描述用于形成压缩资料之压缩类型。图式简单说明:图1呈现本发明晶片上系统的方块图。图2呈现本发明封包上语音(voice over packet;VOP)晶片上系统的详细方块图。图3呈现包含图2所示核心直接记忆存取(DMA)控制器之核心处理器之示例的方块图。图4呈现全域型缓冲区记忆体的示范性记忆体对应图,其中全域型缓冲区记忆体包含具有DMA位址起点位置和结束位置的DMA资料及用于描述储存于全域型缓冲区记忆体中之DMA资料的DMA描述项表格。图5呈现图2所示之串列DMA控制器的方块图。图6A呈现透过图2所示之多通道串列埠传送或接收之资料讯框的示范性串列资料流。图6B呈现图5所示之TDM重新对应记忆体执行之多通道串列埠之资料讯框的示范性重新对应处理。图7显示图2所示之核心DMA控制器的方块图。图8显示图2所示之主机DMA控制器的方块图。 |
