| 主权项 |
1.一种环形电压控制振荡器,包含有复数个延迟单元电路,其中,该每一延迟单元电路至少包含有一输出耦接至该环形电压控制振荡器之一下个延迟单元电路之一输入,以及至少该等延迟单元电路之一者包含有:一第一反相器包含有一第一NMOS电晶体,且该第一NMOS电晶体之闸极接收一第一差动式输入讯号,汲极产生一第一差动式讯号,源极则是耦接至一第二电力线(power rail);一第二反相器包含有一第二NMOS电晶体,且该第二NMOS电晶体之闸极接收一第二差动式输入讯号,汲极产生一第二差动式讯号,源极则是耦接至该第二电力线;一第一电阻单元,耦接至该第一电晶体之汲极,接收该第一差动式讯号;一第二电阻单元,耦接至该第二电晶体之汲极,接收该第二差动式讯号;以及一差动式延迟电路,耦接至一第一电力线,用以产生一第一差动式输出讯号至一第一终端及该第一电阻单元,以及产生一第二差动式输出讯号至一第二终端及该第二电阻单元;其中,该第一电阻单元及该第二电阻单元具有一电阻値,且该电阻値由一电阻控制电压调整,用以控制该第一NMOS电晶体及该第二NMOS电晶体之驱动能力强度,以调整该第一差动式输出讯号及该第二差动式输出讯号之时间延迟。2.如申请专利范围第1项之环形电压控制振荡器,其中,该第一反相器及该第二反相器分别更包含有一第一PMOS电晶体以及一第二PMOS电晶体,该第一PMOS电晶体包含有一汲极耦接至该第一NMOS电晶体之汲极以及一源极耦接至该第一电源线,而该第二PMOS电晶体则包含有一汲极耦接至该第二NMOS电晶体之汲极以及一源极耦接至该第一电源线。3.如申请专利范围第2项之环形电压控制振荡器,其中,该第一NMOS电晶体及该第二NMOS电晶体之闸极分别耦接至该第一PMOS电晶体及该第二PMOS电晶体之闸极。4.如申请专利范围第2项之环形电压控制振荡器,其中,该第一PMOS电晶体之闸极接收一第三差动式输入讯号,而该第二PMOS电晶体之闸极接收一第四差动式输入讯号。5.如申请专利范围第2项之环形电压控制振荡器,其中,该延迟单元电路更包含有一第三反相器以及一第四反相器,其中,该第三反相器包含有一第三NMOS电晶体,该第三NMOS电晶体包含有一闸极,接收该第一差动式输入讯号,一汲极耦接至该第一终端以及一源极耦接至该第二电力线,而该第四反相器包含有一第四NMOS电晶体,该第四NMOS电晶体则包含有一闸极,接收该第二差动式输入讯号,一汲极耦接至该第二终端以及一源极耦接至该第二电力线。6.如申请专利范围第5项之环形电压控制振荡器,其中,该第三反相器及该第四反相器分别更包含有一第三PMOS电晶体以及一第四PMOS电晶体,该第三PMOS电晶体包含有一汲极耦接至该第三NMOS电晶体之汲极以及一源极耦接至该第一电源线,而该第四PMOS电晶体包含有一汲极耦接至该第四NMOS电晶体之汲极以及一源极耦接至该第一电源线。7.如申请专利范围第6项之环形电压控制振荡器,其中,该第一NMOS电晶体、该第二NMOS电晶体、该第三NMOS电晶体以及该第四NMOS电晶体之闸极分别耦接至该第一PMOS电晶体、该第二PMOS电晶体、该第三PMOS电晶体以及该第四PMOS电晶体之闸极。8.如申请专利范围第6项之环形电压控制振荡器,其中,该第一PMOS电晶体以及该第三PMOS电晶体之闸极接收一第三差动式输入讯号,且该第二PMOS电晶体以及该第四PMOS电晶体之闸极接收一第四差动式输入讯号。9.如申请专利范围第8项之环形电压控制振荡器,其中,该延迟单元电路之该第一以及该第二差动式输入讯号分别耦接至该下一延迟单元电路之该第三及该第四差动式输入讯号,而该第一以及第二差动式输出讯号则分别耦接至该下一延迟单元电路之该第二及该第一差动式输入讯号。10.如申请专利范围第1项之环形电压控制振荡器,其中,该差动式延迟电路包含有一第五PMOS电晶体以及一第六PMOS电晶体,其中,该第五PMOS电晶体包含有一闸极耦接至该第六PMOS电晶体之汲极、该第一电阻单元以及该第一终端,而该第六PMOS电晶体则包含有一闸极耦接至该第五PMOS电晶体之汲极、该第二电阻单元以及该第二终端,且第五PMOS电晶体以及第六PMOS电晶体之源极皆耦接至该第一电力线。11.如申请专利范围第1项之环形电压控制振荡器,其中,该第一电阻单元以及该第二电阻单元分别进一步包含有一第五NMOS电晶体以及一第六NMOS电晶体,该第五NMOS电晶体耦接于该第一反相器以及该差动式延迟电路之间,该第六NMOS电晶体则耦接于该第二反相器以及该差动式延迟电路之间,且该第五NMOS电晶体以及该第六NMOS电晶体之闸极皆接收该电阻控制电压。12.一种延迟单元电路,适用于一环形电压控制振荡器,包含有:一第一反相器包含有一第一NMOS电晶体,且该第一NMOS电晶体之闸极接收一第一差动式输入讯号,汲极产生一第一差动式讯号,源极则是耦接至一第二电力线;一第二反相器包含有一第二NMOS电晶体,且该第二NMOS电晶体之闸极接收一第二差动式输入讯号,汲极产生一第二差动式讯号,源极则是耦接至该第二电力线;一第一电阻单元,耦接至该第一电晶体之汲极,接收该第一差动式讯号;一第二电阻单元,耦接至该第二电晶体之汲极,接收该第二差动式讯号;以及一差动式延迟电路,耦接至一第一电力线,用以产生一第一差动式输出讯号至一第一终端及该第一电阻单元,以及产生一第二差动式输出讯号至一第二终端及该第二电阻单元;其中,该第一电阻单元及该第二电阻单元具有一电阻値,且该电阻値由一电阻控制电压调整,用以控制该第一NMOS电晶体及该第二NMOS电晶体之驱动能力强度,以调整该第一差动式输出讯号及该第二差动式输出讯号之时间延迟。13.如申请专利范围第12项之延迟单元电路,其中,该第一反相器及该第二反相器分别更包含有一第一PMOS电晶体以及一第二PMOS电晶体,该第一PMOS电晶体包含有一汲极耦接至该第一NMOS电晶体之汲极以及一源极耦接至该第一电源线,而该第二PMOS电晶体则包含有一汲极耦接至该第二NMOS电晶体之汲极以及一源极耦接至该第一电源线。14.如申请专利范围第13项之延迟单元电路,其中,该第一NMOS电晶体及该第二NMOS电晶体之闸极分别耦接至该第一PMOS电晶体及该第二PMOS电晶体之闸极。15.如申请专利范围第13项之延迟单元电路,其中,该第一PMOS电晶体之闸极接收一第三差动式输入讯号,而该第二PMOS电晶体之闸极接收一第四差动式输入讯号。16.如申请专利范围第15项之延迟单元电路,其中,该第三差动式输入讯号之相位快于该第一差动式输入讯号之相位,而该第四差动式输入讯号之相位则快于该第二差动式输入讯号之相位。17.如申请专利范围第13项之延迟单元电路,其中,该延迟单元电路进一步包含有一第三反相器以及一第四反相器,其中该第三反相器包含有一第三NMOS电晶体,该第三NMOS电晶体包含有一闸极接收该第一差动式输入讯号,一汲极耦接至该第一终端以及一源极耦接至该第二电力线,而该第四反相器包含有一第四NMOS电晶体,该第四NMOS电晶体包含有一闸极接收该第二差动式输入讯号,一汲极耦接至该第二终端以及一源极耦接至该第二电力线。18.如申请专利范围第16项之延迟单元电路,其中,该第三反相器及该第四反相器分别更包含有一第三PMOS电晶体以及一第四PMOS电晶体,其中该第三PMOS电晶体包含有一汲极耦接至该第三NMOS电晶体之汲极以及一源极耦接至该第一电源线,而该第四PMOS电晶体包含有一汲极耦接至该第四NMOS电晶体之汲极以及一源极耦接至该第一电源线。19.如申请专利范围第12项之延迟单元电路,其中,该差动式延迟电路包含有一第五PMOS电晶体以及一第六PMOS电晶体,其中,该第五PMOS电晶体包含有一闸极耦接至该第六PMOS电晶体之汲极、该第一电阻单元以及该第一终端,而该第六PUS电晶体则包含有一闸极耦接至该第五PMOS电晶体之汲极、该第二电阻单元以及该第二终端,且第五PMOS电晶体以及第六PMOS电晶体之源极皆耦接至该第一电力线。20.如申请专利范围第12项之延迟单元电路,其中,该第一电阻单元以及该第二电阻单元分别更包含有一第五NMOS电晶体以及一第六NMOS电晶体,该第五NMOS电晶体耦接于该第一反相器以及该差动式延迟电路之间,该第六NMOS电晶体则耦接于该第二反相器以及该差动式延迟电路之间,且该第五NMOS电晶体以及该第六NMOS电晶体之闸极皆接收该电阻控制电压。图式简单说明:第1图为一个传统的环形电压控制振荡器之方块图。第2图为根据本发明之一实施例,一环形电压控制振荡器之方块图。第3图为根据本发明之一实施例,一用于第二图的环形电压控制振荡器之延迟单元电路的电路图。第4图为根据本发明之另一实施例,一环形电压控制振荡器之方块图。第5图为根据本发明之另一实施例,一用于第四图的环形电压控制振荡器之延迟单元电路的电路图。 |
